2025年11月、半導体業界に静かだが地殻変動を予感させる波紋が広がっている。かつてIntelから離反し、自社製シリコンへの道を歩んだApple、そしてモバイルチップの雄であるQualcommやBroadcomといった巨大テック企業が、示し合わせたかのようにIntel独自のパッケージング技術「EMIB」に精通したエンジニアの採用を強化しているのだ。
加えて、検索巨人Googleが、2027年に投入予定の次世代AIチップ「TPU v9」において、Intelの独自パッケージング技術「EMIB」を採用する計画が浮上している。
これが事実であれば、AIモデルの巨大化に伴い、チップの「サイズ」と「コスト」のバランスが崩れ始めた今、業界の巨頭たちが一斉に「Intelという選択肢」に舵を切り始めたことを意味する。微細化の限界が叫ばれる「ポスト・ムーアの法則」時代において、勝敗を決する要因が「チップそのものの製造」から「チップをどう繋ぐか（パッケージング）」へとシフトしていることを象徴する出来事と言えるだろう。
異変の兆候：競合他社が求める「Intelの知見」
事の発端は、AppleとBroadcom、そしてQualcommが公開した求人情報にある。これらの企業は「DRAMパッケージングエンジニア」や製品管理の要職において、明確に「EMIB（Embedded Multi-die Interconnect Bridge）」や「2.5Dパッケージング」の経験を必須、あるいは推奨スキルとして挙げている。
Appleの動き：Mシリーズの次なる進化へ
Appleの求人は、将来のSoC（System on Chip）開発において、メモリベンダーと連携し、2.5D/3Dパッケージングのロードマップを策定する役割を担う人材を求めている。かつてIntel製CPUを捨て、自社製「Apple Silicon」へと移行したAppleが、Intelのプロプライエタリ（独占的）な技術であるEMIBに言及している点は極めて興味深い。これは、将来のMシリーズチップにおいて、より高度なヘテロジニアス（異種混合）統合を検討している証左と言えるだろう。
QualcommとBroadcomの視線
QualcommやBroadcomも同様だ。特にQualcommのCEOは以前、「Intelのファウンドリ（18Aプロセス等）はモバイル向けにはまだ適さない」という趣旨の発言をしていたが、パッケージング技術に関しては全く別の評価を下している可能性がある。彼らにとって、Intelは「CPUのライバル」であると同時に、「不可欠なパッケージングパートナー」になりつつあるのだ。
Google TPU v9とIntel EMIBの接近
TrendForceのレポートによると、Googleは自社開発のAIアクセラレータ（ASIC）であるTPU（Tensor Processing Unit）の将来ロードマップにおいて、Intel Foundry Services（IFS）の活用を真剣に検討しているという。具体的には、2027年のリリースが予想される「TPU v9」のパッケージングに、Intelの「EMIB（Embedded Multi-die Interconnect Bridge）」技術が採用される可能性が高いというのだ。
Metaも追随か
この動きはGoogleだけにとどまらない。FacebookやInstagramを運営するMetaもまた、自社のAI推論チップ「MTIA」において、Intelのパッケージング技術の採用を検討しているとされる。
これまで、最先端チップ＝TSMCという図式が絶対的であった中で、なぜ世界トップクラスのCSP（クラウドサービスプロバイダ）がこぞってIntelに流れているのか。その答えは、AIチップの「巨大化」に伴う物理的・経済的な限界にある。
なぜ今、Intelなのか？ 背後にある「CoWoSの限界」
この動きを理解するには、現在AI半導体市場を独占しているNVIDIAと、それを製造するTSMCの状況を理解する必要がある。
1. TSMC CoWoSの供給ボトルネック
現在、NVIDIAのH100/H200やBlackwell、AMDのInstinctシリーズなど、主要なAIチップはTSMCの「CoWoS（Chip-on-Wafer-on-Substrate）」技術に依存している。しかし、AIブームによる爆発的な需要に対し、TSMCのCoWoS生産能力は限界を迎えている。TrendForceの調査によれば、キャパシティの大部分はNVIDIAによって押さえられており、他のCSP（クラウドサービスプロバイダ）やチップメーカーは、製造ラインの確保に苦慮しているのが実情だ。
2. レチクルサイズの物理的制約
CoWoS技術、特にシリコンインターポーザを使用するタイプは、露光装置の「レチクルサイズ（露光できる最大面積）」の制約を受ける。チップが巨大化するにつれ、インターポーザ自体も巨大化させる必要があるが、これには技術的・コスト的な限界がある。TrendForceは、次世代の超大型AIチップにおいて、CoWoSのサイズ制約が足かせになる可能性を指摘している。
ここで浮上するのが、IntelのEMIBという解決策だ。
EMIB vs CoWoS その決定的な違い
「パッケージングの違いがそこまで重要なのか？」と疑問に思う方もいるだろう。しかし、ここには明確な構造的・コスト的な違いが存在する。
TSMC CoWoS（シリコンインターポーザ方式）
- 構造: 複数のチップ（GPUとHBMメモリなど）を、巨大な一枚のシリコン基板（インターポーザ）の上に載せる。
- メリット: 配線密度が非常に高く、帯域幅とレイテンシ（遅延）性能に優れる。
- デメリット: インターポーザ自体が高価であり、面積が大きくなると製造が難しくなり（歩留まり低下）、コストが跳ね上がる。また、熱膨張による反り（Warpage）のリスクもある。
Intel EMIB（シリコンブリッジ方式）
- 構造: 巨大なインターポーザを使わず、チップ同士を接続したい「橋渡し」部分にのみ、小さなシリコン片（ブリッジ）を基板に埋め込む。
- メリット:
- コスト効率: 高価なシリコン面積を劇的に減らせるため、低コスト。
- サイズ拡張性: インターポーザのサイズ制限を受けないため、超大型のパッケージングが容易（TrendForceによると、将来的にレチクルサイズの8〜12倍まで拡張可能）。
- 歩留まりと信頼性: 構造が単純で、熱膨張による歪みリスクが低い。
- デメリット: CoWoSに比べると、極限の帯域幅やレイテンシではわずかに劣る場合がある。
ASIC時代の最適解
この特性の違いは極めて重要だ。NVIDIAのような「究極の性能」を求める汎用GPUにはCoWoSが適しているが、GoogleのTPUやMetaのMTIAのような、特定のワークロードに最適化された自社開発ASICにとっては、コストと拡張性に優れるEMIBの方が「理にかなった選択」となる場合がある。
米国主導サプライチェーンという「地政学的切り札」
技術とコストに加え、無視できないのが地政学的な文脈だ。
米中対立が続く中、米国政府は半導体サプライチェーンの国内回帰（オンショアリング）を強力に推進している。
TSMCはアリゾナ工場を稼働させているが、最先端パッケージング工程の多くは依然として台湾に集中している。対してIntelは、ニューメキシコ州などに高度なパッケージング拠点を有しており、「米国内で完結できる高度なパッケージング能力」を持つほぼ唯一の存在だ。
GoogleやMeta、そしてAppleといった米国の巨大テック企業にとって、供給リスクを分散し、米国政府の意向に沿う意味でも、Intelを「パッケージングのバックアップ、あるいはメインパートナー」として確保しておくことは、極めて合理的なリスクヘッジ戦略となる。
Intelは「製造業」から「統合業」へ進化するか
AppleやBroadcomの求人情報は、単なる技術者の募集以上の意味を持つ。それは、Intelが長年苦しんできた「ファウンドリビジネス（他社チップの製造受託）」において、シリコンの微細加工プロセス（18Aなど）ではなく、パッケージング技術（Advanced Packaging）が先行して顧客を獲得する「トロイの木馬」になり得ることを示唆している。
シナリオ分析
- 短期的: AppleやQualcommは、Intelのパッケージング技術を研究しつつ、TSMCへの交渉材料、あるいはセカンドソースとして活用する。
- 中期的: Google TPUやMeta MTIAなどのASICが先行してEMIBを採用し、Intelのパッケージング部門の収益を支える。
- 長期的: パッケージングでの信頼獲得を足がかりに、Intelの18Aプロセスなどのシリコン製造自体も採用される可能性がある。
AppleやQualcommがIntelの技術者を求めている事実は、Intelの技術力が「死んでいない」ことの証明だ。むしろ、チップが単体の性能向上から「複数のチップをどう組み合わせるか」というシステムレベルの競争へ移行する中で、Intelが開発してきたEMIBやFoverosといった技術は、皮肉にも自社CPUのためだけでなく、かつてのライバルたちを支える基盤技術として花開こうとしている。
私たちは今、Intelが「CPUの会社」から、シリコンを繋ぎ合わせる「プラットフォームの会社」へと変貌を遂げる、その歴史的な転換点を目撃しているのかもしれない。
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