AIモデルの推論コストにおいて、GPUの演算能力よりもメモリ帯域幅とストレージ容量がボトルネックになるケースが増えている。Llama 3.1 405BのようなLLMを本番環境で動かすには、数百GBのモデルウェイトを高速に供給し続けなければならないが、既存のHBM（High Bandwidth Memory）では容量が32〜64GB/スタックしかなく、容量を積み増すたびにコストが跳ね上がる。
SanDiskが挑んでいるHBF（High Bandwidth Flash）は、このジレンマへの一つの答えだ。NANDフラッシュの大容量性とHBMの高帯域幅を両立させることで、AIシステムのメモリ階層を再設計しようとする構想である。
ただし、注目すべきは現行製品の仕様だけではない。SanDiskが2023年に出願し2025年9月に取得した特許（US 12,430,274 B2）には、現在市場投入を進めているHBFをさらに超えた技術像が記されている。NANDとGPUコアを同一パッケージに直接積層するアーキテクチャだ。これは単なるストレージ製品の改善ではなく、コンピューティングとメモリの境界線を引き直す試みだ。
現行HBFの実力と限界：隣接型の位置づけ
HBM（High Bandwidth Memory）はGPUと同一パッケージ内に実装されるDRAMスタックで、A100やH100といったNVIDIAのAI向けGPUで広く使われている。帯域幅は1スタックあたり1.6〜2TB/s程度に達するが、容量は1スタックで32〜64GB程度が上限だ。LLMのモデルウェイトやKVキャッシュを丸ごとオンチップに収めるには容量が明らかに足りない。
SanDiskのHBF Gen 1はこの課題を正面から攻める。公称スペックは読み取り帯域幅1.6TB/s、スタック容量512GB（ダイ16枚構成）だ。HBMと同等フットプリントで8〜16倍の容量を実現し、コストもHBMと「同等」とするが、SanDiskはこの比較軸（$/GB、$/スタック、$/TB/sのいずれか）を明示していない。この主張の真偽は調達段階で初めて検証される。
重要な技術的差別化は電力特性にある。NANDフラッシュは不揮発性メモリであり、DRAMのような定期リフレッシュ動作が不要だ。この特性が、大容量を保ちながら電力効率を維持できる根拠になっている。Gen 2では消費電力をGen 1比0.8倍、Gen 3では0.64倍まで下げる計画だ。
実証実験としてSanDiskが示した数値が興味深い。Llama 3.1 405B（FP8量子化で約380GB）の推論において、HBFをHBMの代替として使用した場合の性能差は2.2%に留まったという。容量でHBMを大幅に上回りながら、推論速度の遅れを2.2%以内に抑えられるとすれば、AIインファレンス用途では有力な選択肢になりうる。
現行HBFの構造的位置づけを一言で表せば「隣接型」だ。NANDスタックとGPUはインターポーザー上で横に並べられ、パッケージ内で共存するが、それぞれは独立した別ダイとして存在している。この設計が次の特許との対比で重要になる。
特許US 12,430,274が示す直積層ビジョン
2023年11月出願、2025年9月30日付与の特許US 12,430,274 B2（発明者：Nagesh Vodrahalli、Rama Shukla）には、現行HBFとは構造的に異なるアーキテクチャが記述されている。
核心的な技術クレームは「CBAメモリタイル（NANDとロジックをウェーハレベルで接合した積層構造）をコンピュートダイの直下に3D積層し、プロセッサをCBAメモリタイルの上面に直接搭載する」という構造だ。HBMはインターポーザー上でプロセッサの側面に配置され、コンピュート演算に必要な即時アクセス用メモリとして機能する。一方でNANDダイはコンピュートダイの真下に積み重ねられる。
現行HBFと特許の構造差を整理する：
| 項目 | 現行HBF（隣接型） | 特許（一体積層型） |
|---|---|---|
| 配置方式 | インターポーザー上に横並び | コンピュートダイ直下に垂直積層 |
| 信号経路 | 水平方向の配線（mm単位） | TSV垂直接続（μm単位） |
| 帯域幅上限 | Gen 1→1.6TB/s、Gen 3→3.2TB/s | 理論的にさらに高帯域幅が期待されるが数値未公開 |
| 実装複雑度 | 相対的に低 | 高（TSV高密度化・熱管理） |
| 量産時期 | 2026年H2（サンプル） | 5〜7年後推定 |
- 現行HBF（隣接型）: NANDスタックとGPU/アクセラレータはインターポーザー上に横並びで配置。物理的には近い位置にあるが、ダイ間の接続は水平方向の配線を経由する。
- 特許（一体積層型）: コンピュートダイとNANDダイを垂直に積層。ダイ間の接続はシリコン貫通電極（TSV）などによる垂直方向の短距離接続になる。
この構造差が意味するのは信号伝達経路の長さだ。横並びの接続では配線長が長くなり、遅延が発生する。垂直積層では、横並び配置より信号伝達距離が数倍〜数十倍短くなる。
また特許では「広帯域インターフェース・スルータイルルーティング」が技術的なモートとして記述されている。NANDダイを通り抜ける形で信号が上方のプロセッサに到達するルーティング構造で、これが帯域幅の向上に寄与する。
この特許は将来の技術方向性を保護するものであり、製品化確定を意味しない。現在SanDiskが2026年H2サンプル出荷を目指すのはあくまで「隣接型」HBFだ。一体積層型はその先にある技術構想として保護されている。
なぜNANDとコンピュートを近づけると速くなるのか
AIモデルが大型化するにつれ、HBMの32〜64GBでは全ウェイトを収めきれなくなる。Llama 3.1 405BはFP8量子化で約380GB、大規模バッチ推論時のKVキャッシュはさらに数十〜百GB単位で積み上がる。溢れ出たデータはSSDやDRAMサーバーメモリに退避させるしかなく、アクセス遅延が一気に跳ね上がる。
HBF（隣接型）はこの問題に対し、NANDをGPUの隣に置くことでNANDへのアクセス遅延をSSD比で大幅に削減するアプローチを取る。SSDとGPUの間には通常PCIeバスがあり、物理的な距離も遠い。これをインターポーザー上の近接配置に変えるだけで、レイテンシは数桁変わる。
では一体積層型（特許）は何を変えるのか。信号の伝達距離をさらに短縮することで、「プロセッサのすぐ下にNANDがある」状態を実現する。現行のNAND SSDにおけるレイテンシは数十マイクロ秒のオーダーだが、HBFの隣接型ではこれをマイクロ秒レベルに引き下げる。一体積層型では、コンピュートダイとNANDダイが直接積み重なることで、ダイ間通信のエネルギー消費も同時に削減できる可能性がある。
CBA（CMOS Bonded to Array）技術がこの構造を支える基盤だ。SanDiskがNAND合弁パートナーのKioxiaと共に採用するCBA技術は、NANDアレイと制御ロジックを別ウェーハで最適化してから面対面で接合するウェーハボンディング技術だ。各層を独立したプロセスで作れるため、NAND製造とロジック製造の混合プロセスに伴うトレードオフを回避できる。
また、NANDは不揮発性であることから「記憶が消えない」という性質も活かせる。GPUが処理を一時停止してもデータは保持され、リフレッシュのための電力消費がない。これはDCの電力設計においても意味を持つ。
一体積層型の変化は3点だ：アクセス遅延の短縮（配線長の削減）、エネルギー効率の改善（信号伝達距離の最小化）、そしてHBMに頼らない大容量確保の実現。HBMを大量に積む以外の選択肢がなかったAIシステムに、容量・コスト・電力を同時に改善できる経路が初めて見えてきた。
HBF標準化レースの構図：SK Hynix、Samsung、Micron
HBFをSanDisk単独の取り組みと見ることはできない。SK Hynixは2025年8月にSanDiskとMOU（覚書）を締結し、両社は翌2026年2月にOCP（Open Compute Project）でHBF専用の標準化ワークストリームを立ち上げた。
SK HynixはSanDiskとの関係が最も密接だ。同年10月のOCP Global SummitではAIN Familyストレージ製品（AIN Bシリーズ、HBFベース）を展示した。標準化キックオフイベントはSanDisk本社（Milpitas, CA）で開催され、サンプル出荷はSanDiskと同じ2026年H2、AI推論システム向け展開は2027年初頭を目標としている。
Samsungについては、業界分析会社TrendForceが2025年11月に「初期コンセプト設計段階にある」と報じているが、Samsung自身の公式発表はない。業界観測ベースの情報に留まり、仕様も生産タイムラインも未発表だ。SanDisk/SK Hynixの標準化から独立した路線を歩む可能性もある。
MicronはHBFへの公式参入を表明していない。2025〜2026年の財務報告ではHBMの増産と高速化に注力する姿勢が明確で、NAND積層型の新アーキテクチャに向けたリソース配分は見えていない。ただし、MicronはNAND製造においても高い技術力を持つ。HBFが業界標準として定着し、クラウドプロバイダーからの需要が顕在化した段階で、技術的参入障壁が低い選択肢として浮上する可能性は排除できない。
市場への影響という観点では、標準化の動きが重要だ。SanDiskは単に製品を売るだけでなく、HBFをAIシステムのコアビルディングブロックとして業界標準に押し込もうとしている。OCP経由の標準化が実現すれば、クラウドプロバイダーやAIアクセラレータメーカーがHBFをシステム設計に組み込む際の摩擦が下がる。
アドバイザリーボード（TAB）の人選にもその意図が透けて見える。チューリング賞受賞者でRAIDの共同発明者でもあるDavid Patterson（UCバークレー名誉教授）が委員長を務め、AMD元チーフアーキテクトのRaja Koduri（現Oxmiq Labs CEO）が名を連ねる。ストレージとシリコンアーキテクチャの双方を見渡せる人材を揃えることで、技術的正当性の確立を目指している。
商業化への道のり：Gen 3まで5年、一体積層型はその先
Gen 1の2026年H2サンプル出荷が近づく中で、先を見据えた問いが浮かぶ。このロードマップは実現可能か。
公式ロードマップは3世代を見通す：
- Gen 1（2026年H2）: 帯域幅1.6TB/s（公称値）、容量512GB
- Gen 2（予定）: 帯域幅2TB/s超、容量最大1TB、消費電力Gen 1比0.8倍
- Gen 3（予定）: 帯域幅3.2TB/s、容量最大1.5TB、消費電力Gen 1比0.64倍
長期目標として4TBまでスケールするという見通しも示されているが、これはGen 3ロードマップ（最大1.5TB）の先にある将来像であり、現時点での確定数値ではない。
技術的な課題として残るのは主に2点だ。
一つは製造コストの実証だ。SanDiskはHBFとHBMを「同等コスト」と主張するが、比較の単位が明示されていない。スタック単価で同等でも、GB単価では大きく異なる可能性がある。この主張の真偽は調達段階で初めて検証される。
もう一つはエコシステムの整備だ。HBFをGPUサーバーに統合するためには、ハードウェアインターフェースと対応するドライバ・ランタイムソフトウェアが必要だ。SK HynixとのOCP標準化はその土台を作るための動きだが、主要なGPUベンダーやクラウドプロバイダーが実際にHBFをサポートする製品を出すまで、市場への浸透は限定的になる。
特許US 12,430,274が示す「一体積層型」については、さらに長い道のりがある。NANDとロジック（コンピュートダイ）を垂直に積層する製造プロセスは、現行の隣接型よりもはるかに複雑だ。TSV（シリコン貫通電極）の高密度化、熱設計、歩留まりの確保、それぞれに固有の工学的難題がある。CBA技術がその基盤を提供するとしても、量産レベルの実現は数年単位の時間軸になるだろう。
一方で、特許とは技術の先行保護でもある。SanDiskが2023年時点で一体積層型のアーキテクチャを詳細に記述して特許化できたということは、その実現に向けた具体的な技術的知見が社内に蓄積されていたことを示唆する。Gen 1〜3のロードマップを実行しながら、一体積層型の実現に向けた技術開発を並行して進めているとすれば、5〜7年後のHBF市場は現在の想像とは大きく異なる姿になる可能性がある。
AIシステムの設計者にとって、問うべきは「HBFが今すぐ使えるか」ではない。2026年H2のGen 1サンプルを受領するクラウドプロバイダーの数、2027年初頭のSK Hynixとの共同展開の実績、主要GPUベンダーがHBFをネイティブサポートする製品を出す時期——この3点が揃った時点で、HBFは実験的な取り組みから調達の選択肢に変わる。特許が示す一体積層型への道のりは5〜7年先でも、その起点はすでに動き出している。
