1995年、バージニア大学のWilliam WulfとSally McKeeは、ある短い論文で警告を発した。プロセッサの性能は指数関数的に伸びているのに、DRAMの帯域はそれよりはるかに遅い速度でしか伸びない。この差は開く一方であり、やがて計算機はメモリを待つだけの存在になる。二人はこの問題に「メモリの壁（Memory Wall）」と名付けた。

それから30年。警告は現実になった。過去20年間でサーバ向けAIハードウェアのピーク演算性能は6万倍に伸びた一方、DRAM帯域は100倍、インターコネクト帯域は30倍にとどまる。大規模言語モデル（LLM）の学習に必要な計算量は2年ごとに750倍のペースで膨張しており、演算ユニットにデータを供給し続けること自体が、AIスケーリングの最大の障害になっている。

この壁に対して半導体業界が2013年から投入してきた答えが、高帯域メモリ（High Bandwidth Memory、HBM） だ。AMDとSK hynixが共同開発し、JEDECが2013年10月に業界標準として採択した。DRAMダイをTSV（シリコン貫通電極）で垂直に積み重ね、1024ビット幅の超広インターフェースでプロセッサに接続する。初代HBMの128 GB/sから始まり、2025年に仕様が確定したHBM4では2 TB/s（1スタックあたり）に達した。12年間で帯域は約16倍になった計算だ。

しかし、HBMには設計当初から変わらない構造上の制約がある。メモリスタックはプロセッサの「横」に置かれ、シリコンインターポーザの上をデータが水平に移動する。この水平距離が、帯域と電力効率の天井を決めてきた。

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「横に並べる」から「上に積む」へ。Z軸が変えるデータ経路

Samsung Electronicsは2026年8月4日（現地時間）、カリフォルニア州サンタクララで開催されたFuture of Memory and Storage（FMS）2026の基調講演で、この水平配置そのものを覆す新概念「zHBM（Z-axis High Bandwidth Memory）」を業界初のコンセプトモデルとして発表した。名前の「z」は垂直方向、すなわちZ軸を指す。

DRAM設計チームのプロジェクトリーダーであるKim Kyungryun副社長は基調講演で、既存パッケージング構造の限界をこう述べた。「既存のパッケージング構造では、アクセラレータチップとメモリの物理的距離を縮めることに限界がある。HBMへのGAA（Gate-All-Around）トランジスタの初導入と2nmファウンドリプロセスの導入によって、この壁を克服する」

Kim副社長は講演の締めくくりで「Samsung is back」とも発言している。2024年にNVIDIA向けHBM3Eの品質検証で遅れを取り、SK hynixにAIメモリ市場の主導権を奪われた苦い時期を経て、2026年2月に業界初のHBM4量産出荷を実現した自信の表れだ。

zHBMの構造は単純明快である。HBMスタックをインターポーザの上に横置きするのではなく、AIアクセラレータのダイレクト上に垂直に積層する。データが移動する距離が物理的に短くなり、信号伝達の遅延と電力損失が同時に減る。

倍率の読み方、Samsungが示した数値とその前提

Samsungが公式ニュースルームで発表したzHBMの数値目標は、HBM5との比較で示されている。ただし、この比較には前提の整理が必要だ。

HBM5は2026年8月時点でJEDECによる仕様策定が完了しておらず、商用化は2028年頃と見込まれている。したがって「HBM5比8倍」という主張は、確定仕様との比較ではなく、Samsungが社内で想定するHBM5の設計目標値を基準にした計算である。

Samsungが公開しているHBM世代別の帯域目標を整理すると、HBM4はJEDEC仕様として1スタックあたり2 TB/s（2048ビットインターフェース、ピン速度約8 Gbps）が確定済みだ。HBM5については、SamsungはFMS 2026のロードマップの中でインターフェース幅を4096ビットに拡大し、1スタックあたり約4 TB/sの帯域を目標として掲げている。スタック容量はHBM4の最大48 GBから64 GB以上への拡大が見込まれるが、SamsungはHBM5の詳細仕様（ピン速度、消費電力、スタック高さ等）をまだ公表していない。

この「HBM5想定値」を基準に、SamsungがzHBMで主張する数値を以下にまとめる。

指標 HBM5（Samsung社内想定） zHBM（Samsung主張） 倍率 備考
GPUあたりメモリ帯域 約4 TB/s（想定） 約32 TB/s相当 約8× HBM5の仕様未確定のため、Samsungの設計目標値を基準とした計算
GPUあたりメモリ密度 未公表 10倍以上 >10× 垂直積層によりインターポーザ面積を削減し、同一フットプリントに更多スタックを配置する想定
エネルギー効率（bitあたり消費電力） 未公表 3倍 3× 配線長短縮による信号電力削減が主因と説明
熱抵抗 未公表 50%以上低減 約0.5× HPB（Heat Path Block）構造の適用を前提

表の「GPUあたり」という表現に注意が必要だ。これは1スタックあたりの帯域ではなく、1個のAIアクセラレータ（GPU）に接続されるメモリ全体の帯域を指す。zHBMでは垂直積層により同一フットプリント内に配置できるスタック数が増えるため、GPUあたりの総帯域が跳ね上がる仕組みだ。

これらの数値はすべてSamsungの設計目標であり、実測値ではない。比較基準となるHBM5自体の実性能も確定していないため、倍率の妥当性は現時点で外部から検証できない。

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ハイブリッド銅ボンディングとGAA、zHBMを支える三つの技術的支柱

zHBMを成立させる技術は三本柱で構成される。

第一に、ハイブリッド銅ボンディングだ。従来のHBMはマイクロバンプ（はんだ突起）でダイ同士を接合していたが、ハイブリッドボンディングは銅と銅を直接接合する。バンプが不要になるため、ダイ間の隙間が大幅に縮小し、信号伝送速度が上がる。Korea Timesの報道によれば、Samsungはハイブリッド銅ボンディングとマルチウェハボンディングを併用して信号伝送速度を高めつつ熱抵抗を低減した。

第二に、GAAトランジスタのHBMへの初導入である。GAAはチャネルの四面をゲートで囲む構造で、電流の制御性が平面型やFinFETより高い。Samsungは2nmファウンドリプロセスと組み合わせることで、HBMのベースダイにこれまで以上のロジック性能を持たせ、メモリとプロセッサの境界を曖昧にする方向を目指している。

第三に、HPB（Heat Path Block）と呼ばれる放熱構造だ。Seoul Economic Dailyの報道によれば、Samsungはコアダイの側面に新しい放熱構造技術を適用し、熱抵抗をHBM5比で50%以上下げた。メモリをプロセッサの上に積むと熱が逃げにくくなるという直感的な懸念に対し、専用の放熱経路を設けることで対処する設計思想だ。

競合は「冷却」で応酬、SK hynixのiHBMとの対比

zHBMが「配置の転換」で問題に挑むのに対し、競合のSK hynixは「冷却の革新」で同じ壁にアプローチしている。2026年5月、SK hynixはHBM5向け技術「iHBM」を発表した。パッケージ内部にICE（Integrated Cooling Element）と呼ぶ高熱伝導性シリコン部品を埋め込み、熱が最も集中するD2D PHY領域から直接外部に逃がす。熱抵抗の低減幅は従来比30%以上とされる。

項目 Samsung zHBM SK hynix iHBM
アプローチ メモリをプロセッサ上に垂直積層 パッケージ内に冷却要素を埋め込み
熱抵抗低減 HBM5比で50%以上 従来比で30%以上
対象世代 HBM5以降（概念段階） HBM5（2029〜2030年量産見込み）
成熟度 コンセプト・モックアップ パッケージ技術として検証段階
顧客互換性 カスタムIPの中間層挿入に対応 既存SiP環境と設計互換

両社は異なる軸で同じ問題（熱と帯域のトレードオフ）に挑んでおり、NVIDIAは現時点で両方の技術を検証中と報じられている。最終的な採用は量産歩留まりとシステム統合効率で決まる見通しだ。

Micronも追撃の姿勢を崩していない。2026年内のHBM生産能力は完売済みで、HBM市場規模の予測を2028年までに1000億ドルへと、従来予測より2年前倒しで引き上げた。HBM4Eは2027年の投入を計画している。

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「Samsungは戻ってきた」の根拠と、その裏にあるIDMの強み

SamsungがzHBMを構想として提示できた背景には、同社がメモリ、ファウンドリ、先端パッケージングを一体で持つ世界で唯一のIDM（Integrated Device Manufacturer）であるという事情がある。HBM4の量産（2026年2月）では、1c DRAMプロセスと4nmロジックベースダイを組み合わせた。競合のSK hynixが安定性重視で1世代前の1bプロセスを使ったのに対し、Samsungは最先端ノードを最初から採用し、再設計なしで安定歩留まりを達成したと主張している。

2026年第1四半期時点で、SamsungはDRAM市場シェア38.5%、NANDフラッシュ市場シェア31.6%でいずれも世界首位（TrendForce調べ）。zHBMの構想は、この垂直統合の能力を次世代アーキテクチャに拡張しようとする試みと読める。

同時にFMS 2026では、zHBMと並んでzNAND-O（エッジAI向け次世代NAND）や、400層超のV10 BV-NAND（ウェハーボンディングで前世代比メモリ密度58%向上）も披露された。約30点のメモリ・ストレージ技術が展示されており、zHBMはその中の一つの「ビジョン」として位置づけられている。

2028年以降のさらに先、量産までに残る不確定要素

zHBMの商用化時期について、Samsungは具体的なスケジュールを示していない。HBM5の量産が2028年頃と見込まれ、zHBMはそれ以降の導入になる。SK hynixのHBM5が2029〜2030年と予測されていることを考えると、業界全体が「HBMの次」を模索する過渡期にある。

残された課題は少なくない。プロセッサの上にメモリを積む構造では、熱の逃げ道が構造的に制約される。HPBで対処する方針は示されたが、実機での熱挙動は未検証だ。ハイブリッド銅ボンディングの量産歩留まりも、業界全体がまだ検証段階にある。Counterpoint Researchは、ハイブリッドボンディングの本格導入はHBM5世代以降になると分析している。

さらに、zHBMが主張する「8倍性能」はGPUあたり性能であり、これがシステム全体の性能向上にどれだけ寄与するかは、アクセラレータ側の設計やワークロードに依存する。カスタムIPの中間層挿入という設計自由度は魅力的だが、顧客ごとの最適化コストがどの程度になるかも未知数だ。

WulfとMcKeeが1995年に描いた「壁」は、30年経ってもまだそこにある。zHBMはその壁をZ軸方向から崩そうとする試みであり、実現すればHBMの12年間の進化史において配置原理そのものが変わる初めての転換点になる。ただし現時点では、それはモックアップと数値目標の段階にとどまっている。壁が本当に崩れるかどうかは、この構想がシリコンの上に実装される日を待つしかない。