AI半導体の大型化が、先端パッケージングの生産能力を圧迫している。台湾紙『工商時報』は2026年10月27日、サプライチェーン関係者の話として、TSMCの先端パッケージング技術「CoWoS（Chip-on-Wafer-on-Substrate）」の見積価格が最大20%引き上げられる可能性があると報じた。同紙は、ファウンドリやOSAT（半導体の組み立て・テスト受託企業）を含む業界全体でも、10〜20%の価格改定が議論されていると伝えている。ただし、これはTSMCが全顧客を対象に一律20%の値上げを決定したという意味ではない。同社は価格改定を公式に発表しておらず、実施時期や対象となる技術、長期契約への適用条件も明らかになっていない。今回の報道を踏まえ、先端パッケージングが供給上のボトルネックとなっている背景と、競合技術を取り巻く状況を整理する。

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CoWoSの価格が最大20%上昇か、報道と確定情報を整理

『工商時報』が伝えたのは、匿名のサプライチェーン関係者の証言に基づく見積価格引き上げの可能性だ。同紙はTSMCのCoWoSについて最大20%の値上げが取り沙汰されているとする一方、ファウンドリやOSAT業界全体でも10〜20%の価格調整が検討されているという別の観測を紹介している。両者は対象が異なり、TSMCがすべてのCoWoS製品を一律に値上げすると決めたわけではない。また、値上げ率の算出に使われた現行価格や改定後の価格も、確認できた公表資料には示されていない。TSMCからも今回の観測に対する公式な説明はなく、契約条件や実施時期を含めて未確認の情報として扱う必要がある。

報道が具体的な契約条件に踏み込んでいない点にも注意が必要だ。CoWoSの価格は、顧客の発注量や長期的な生産能力の予約状況、パッケージの面積、採用する技術方式などによって異なると考えられる。しかし、今回の報道では値上げの適用開始日、対象顧客、基準となる価格、対象地域などが明らかになっていない。大口顧客が長期契約で価格条件を定めている場合、新規発注向けの見積価格が改定されても、既存契約に直ちに反映されるとは限らない。顧客側が値上げ要請を受け入れたことを裏付ける情報も確認されていない。

半導体業界では、供給能力が逼迫した際に、メーカーが見積価格や契約条件の見直しを顧客に打診することがある。価格交渉には、過剰な発注の抑制や長期契約の促進、設備投資に必要な資金の確保といった目的が含まれる場合もある。そのため、今回の最大20%という数字は確定した取引価格の上昇率ではなく、AI半導体の需要拡大によって先端パッケージングの供給が逼迫していることを示唆する情報として捉えるのが適切だ。

plaintext
{
  "type": "bar",
  "title": "報道におけるパッケージング見積価格の改定幅",
  "unit": "%",
  "categories": ["CoWoSの最大値", "業界全体の下限", "業界全体の上限"],
  "series": [
    { "name": "報じられた価格調整幅", "values": [20, 10, 20] }
  ],
  "caption": "『工商時報』（2026年10月27日）が伝えたサプライチェーン関係者の証言に基づく観測値。TSMCの公式発表ではなく、改定前後の絶対価格も明らかになっていない",
  "source": "工商時報報道"
}

AI半導体の大型化とHBMの搭載数増加がCoWoSの生産能力を圧迫

価格改定の観測が浮上した背景には、AIアクセラレーターの構造が年々複雑化していることがある。TSMCのCoWoSは、複数のロジックダイと高帯域幅メモリ（HBM）を同一パッケージ内に配置し、高密度な配線で接続する2.5Dパッケージング技術だ。ただし、CoWoSは単一の製造方式ではなく、ダイ同士を接続するインターポーザーの構造によって複数の技術に分かれている。

最も歴史が長いCoWoS-Sは、シリコンインターポーザーを用いる方式だ。シリコン上に微細な配線を形成できるため、高い接続密度を確保しやすい一方、インターポーザーの大型化には製造上の制約が伴う。TSMCの技術資料によると、CoWoS-Sは露光装置のレチクルサイズの約3.3倍に相当する約2,700平方ミリメートルまで対応しているが、それを超える大型パッケージにはCoWoS-RやCoWoS-Lが適していると説明している。

CoWoS-Rは、有機材料を用いた再配線層（RDL）によってダイ間を接続する方式で、2023年に量産開始が案内された。一方、CoWoS-LはRDLと局所的なシリコンブリッジ（LSI）を組み合わせることで、必要な部分に高密度配線を確保しながらパッケージ全体を大型化する技術だ。2024年にはレチクルサイズ3.5倍の構成で量産が始まり、その後も大型化が進められている。シリコンインターポーザーを全面に使用するCoWoS-Sとは異なり、必要な場所にシリコンブリッジを配置することで、大面積化に対応しやすい構造となっている。

パッケージング技術 配線構造 公表されている量産状況 大型化に向けた計画 根拠・留意点
TSMC CoWoS-S シリコンインターポーザー 最大約3.3レチクルサイズ（約2,700mm²）に対応 さらに大型の構成にはCoWoS-LやCoWoS-Rを推奨 TSMC公式技術資料。シリコンインターポーザーの大型化に制約がある
TSMC CoWoS-L 有機RDLと局所的なシリコンブリッジ（LSI） 3.5レチクルサイズが2024年に量産開始。5.5レチクルサイズの製造も進行中 2028年に14レチクル、2029年に14レチクル超を計画 TSMC公式発表・決算資料。将来の数値はロードマップ上の目標
TSMC CoWoS-R 有機材料ベースのRDLインターポーザー 2023年に量産開始 コストと大面積化を重視した構成に対応 TSMC公式技術資料。微細配線密度には構造上の制約がある
Intel EMIB 有機基板内にシリコンブリッジを埋め込む構造 2017年から量産出荷 2026年に8レチクル超（約6,800mm²）、2028年に12レチクル超（約10,000mm²）を目標 Intel公式技術資料・ロードマップ
Intel EMIB-T TSVを備えたシリコンブリッジ 2026年3月時点で6レチクル超への対応を表明 ロジックダイとHBMの接続、垂直方向の電力供給に対応 Intel技術資料。大規模な商用出荷実績は確認できていない

『工商時報』が取材した製造装置メーカーや半導体業界の関係者は、AI半導体の大型化によって、製造装置が一定時間内に処理できる製品数が減少していると指摘する。例えば、大面積のシリコンインターポーザーを使用する場合、面積が大きくなるほど1枚のウェハーから製造できる個数は少なくなる。さらに、複数のロジックダイと多数のHBMスタックを高精度で配置し、接合する工程も複雑になる。パッケージが大型化すると、材料間の熱膨張率の違いによって生じる反り（Warpage）の制御が難しくなり、接合不良のリスクも高まる。完成品についても、接続箇所の増加や構造の複雑化に応じて検査項目が増え、テスト時間が長くなる可能性がある。こうした要因が重なることで、パッケージングとテストの両工程に負荷がかかっているという。

ただし、実際の製品構成や製造サイクルタイム、欠陥密度、稼働装置数などの詳細データは公開されていない。そのため、パッケージの大型化によって生産能力が何%低下したのかを、外部から正確に算出することは難しい。それでも、大型化と高密度化が進むAI半導体では、完成品1個当たりに必要な製造・検査リソースが増える可能性があり、設備の増強だけで供給能力を評価できなくなっている。

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新工場の立ち上げには約3年、製造装置の納期も長期化

供給能力を増やすには工場の新設や設備の増強が必要だが、先端パッケージングの生産ラインは短期間で立ち上げられるものではない。『工商時報』が取材した業界関係者によると、先端パッケージング工場では着工から主要工程の設備が本格稼働するまでに約3年を要するという。建屋を完成させて装置を搬入した後も、クリーンルームの環境調整や製造条件の最適化、顧客製品を用いた歩留まり検証などを進める必要がある。設備が設置された時点で、計画どおりの生産能力を発揮できるわけではない。

製造装置の調達期間も長くなっている。同紙によると、装置の納入リードタイムは従来の3〜6カ月程度から、現在は6〜8カ月へと延びているという。装置メーカー自身も重要部品の調達に制約を抱えており、ファウンドリが設備投資を増やしても、必要な装置をすぐに確保できない場合がある。資金を投じるだけでは解消できない供給上の制約が存在するということだ。

外部のアナリストや調査機関からは、TSMCのCoWoS向け月間ウェハー処理能力が2026年に13万枚を超え、2027年には20万枚に達するとの予測も出ている。また、米国で計画されている先端パッケージング工場「AP1」が2028年に稼働するとの見通しも伝えられている。ただし、これらの生産能力や稼働時期は外部の推計・予測であり、TSMCが公式に確約した数値や日程ではない。さらに、月間ウェハー処理枚数をそのまま完成品パッケージの出荷個数に換算することもできない。大型のインターポーザーを使用する方式では、パッケージ面積が5レチクル、9レチクルと拡大するにつれて、ウェハー1枚から得られる部材の個数が減少するためだ。

plaintext
{
  "type": "line",
  "title": "外部調査機関によるCoWoS月間処理能力の予測",
  "unit": "枚/月",
  "categories": ["2026年推定", "2027年予測"],
  "series": [
    { "name": "CoWoSウェハー処理能力（推計）", "values": [130000, 200000] }
  ],
  "caption": "『工商時報』が引用した市場予測。TSMCが公式に発表した生産能力目標ではなく、完成品パッケージの出荷個数を表すものでもない",
  "source": "外部調査機関推計"
}

一方、TSMC自身も先端パッケージングの供給不足を認めている。2026年10月15日に開催された第3四半期決算説明会で、C.C. Wei会長兼CEOは、CoWoSをはじめとする先端パッケージングの需要と供給の間には「非常に大きい」隔たりがあると述べた。ただし、具体的な不足数量や、需給が均衡する時期については明言していない。

TSMCは2026年通期の設備投資額について、600億〜640億ドルという計画を維持している。しかし、その全額がCoWoSの生産能力増強に使われるわけではなく、投資の大部分は先端ロジック半導体の製造設備に充てられる。台湾国内で進めているとされる13カ所の新工場建設も、先端ロジック工場と先端パッケージング施設を合わせた数字であり、すべてがCoWoSの増産に直結するわけではない。今後の供給能力を評価するには、設備投資総額だけでなく、先端パッケージングへの投資配分と各工場の立ち上げ状況を確認する必要がある。

CoWoSは5.5レチクルから14レチクルへ、量産技術と将来計画の違い

先端パッケージングの供給能力を評価する際には、すでに量産されている技術と、今後の実用化を目指す技術を区別することが重要だ。各社が公表するロードマップには、現在の製造能力だけでなく、数年先の開発目標も含まれている。特にパッケージの大型化では、実際に製造できることと、十分な歩留まりで大量生産できることは同じではない。

2026年10月15日の決算説明会で、TSMCのWei CEOは、レチクルサイズ5倍のパッケージが量産段階にあり、歩留まりも「非常に良好（excellent）」だと説明した。一方、同社が2026年の北米テクノロジーシンポジウムで示した資料では、5.5レチクルサイズのCoWoSを製造中としている。両者の違いが測定基準によるものなのか、顧客ごとの設計や製品構成によるものなのかは明らかになっていない。このため、5倍と5.5倍を完全に同一の量産仕様として扱うことはできないが、TSMCがすでにこの規模の大型パッケージの製造を進めていることは確認できる。

さらにTSMCは、9レチクルや14レチクルのCoWoSも開発している。同社のシンポジウム資料によると、14レチクルサイズのCoWoSは2028年の量産開始を予定しており、約10個の大型コンピュートダイと20個のHBMスタックを1つのパッケージに搭載できる構成を想定している。14レチクルを超える大型パッケージについては、2029年以降の計画として示されている。ただし、これらは将来の開発・量産目標であり、現在の供給能力に含めることはできない。

製造コストの削減につながる技術として、TSMCが研究を進める「CoPoS（Chip-on-Panel-on-Substrate）」も注目されている。これは、円形のウェハーに代えて大型の四角いパネルを使用し、基板面積の利用効率を高めることで製造コストの削減を目指す技術だ。Wei CEOはCoPoSについて、将来的なコスト削減に向けた研究開発と位置づけている。現時点で量産出荷が始まっているわけではなく、既存のCoWoS製造コストを実際に引き下げた実績が示されているわけでもない。

また、TSMCが説明する高い歩留まりや競争優位性は、同社自身による評価であることにも留意したい。独立した第三者による歩留まりの実測値や、競合技術と同一条件で比較した検証結果が公開されているわけではない。ロードマップ上のパッケージ面積が拡大したとしても、実際の製造コストや供給能力、量産の安定性がどこまで改善するかは、今後の実績を待つ必要がある。

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IntelのEMIBはCoWoSの代替となるか、技術とエコシステムの壁

CoWoSの供給不足や価格上昇が懸念される中、代替技術として注目されるのがIntelの「EMIB（Embedded Multi-die Interconnect Bridge）」だ。CoWoSとEMIBは、複数の半導体ダイを高密度に接続するという目的を共有するものの、その構造は異なる。EMIBについては、大規模なHBM搭載構成への拡張が難しいとする見方もあるが、Intelが公表している技術開発の現状を踏まえると、必ずしも正確な評価ではない。

Intelの技術資料によると、EMIBは有機パッケージ基板の内部に小型のシリコンブリッジを埋め込み、隣接するダイを接続する方式を採用している。パッケージ全体を覆う大型のシリコンインターポーザーが不要なため、シリコンの使用面積を抑えながら大型化できることが特徴だ。Intelは2017年からEMIBを商用製品に採用し、量産出荷を続けてきた実績がある。

さらにIntelは2026年3月、シリコンブリッジに貫通電極（TSV）を追加した「EMIB-T」について、6レチクルを超える規模に対応すると発表した。EMIB-Tは、ロジックダイとHBMスタック間の接続に加え、垂直方向の電力供給にも対応する技術として位置づけられている。大規模な商用出荷実績については確認できていないものの、EMIBを小規模なダイ間接続にしか使えない技術とみなすのは適切ではない。また、Intelが2026年3月に公開したパッケージングロードマップでは、ダイ複合体の面積について、2026年に8レチクルサイズ超（約6,800平方ミリメートル）、2028年までに12レチクルサイズ超（約10,000平方ミリメートル）を目指すとしている。

plaintext
{
  "type": "bar",
  "title": "TSMCとIntelが公表したパッケージ大型化の目標",
  "unit": "レチクル倍率",
  "categories": ["TSMC現行製造規模", "Intel目標（2026年）", "Intel目標（2028年）", "TSMC目標（2028年）"],
  "series": [
    { "name": "公表されたレチクル倍率", "values": [5.5, 8, 12, 14] }
  ],
  "caption": "TSMCとIntelの公式発表・技術ロードマップに基づく公称値。Intelのダイ複合体面積とTSMCのCoWoS面積は定義や構造が異なるため、単純な性能比較はできない。将来目標の達成や量産出荷を保証するものでもない",
  "source": "TSMC北米テクノロジーシンポジウム資料・Intelパッケージングロードマップ"
}

ただし、技術面で大型化に対応できることと、顧客が既存のパッケージング技術から容易に移行できることは別の問題だ。TSMCのCoWoSには、長年の量産経験に加え、半導体設計から製造、検査までを支えるエコシステムが形成されている。この既存の開発・製造基盤が、競合技術への移行を難しくする要因となっている。

NVIDIAをはじめとする主要なGPUメーカーや、独自のAI向けASICを開発するクラウド事業者は、CoWoSを前提とした設計フローや物理IP、HBMとの接続構成、検査手法などを整備してきた。別のパッケージング技術へ移行する場合、ダイ間の接続構造やパッケージ基板の設計変更、電気的・熱的特性の再評価、製造工程の認定などが必要になる可能性がある。製品によっては、こうした作業に半年から1年以上を要し、市場投入が遅れることも考えられる。AI半導体市場では新製品の投入時期が競争力に直結するため、パッケージング費用の削減効果だけで移行の是非を判断することはできない。仮にCoWoSの価格が10〜20%上昇しても、設計変更に伴う費用や納期遅延のリスクを考慮すれば、既存技術を使い続ける方が合理的な場合もあるだろう。

もっとも、こうした移行コストがCoWoSの優位性を恒久的に保証するわけではない。供給不足が長期化し、必要な数量や納期を確保できなくなれば、IntelのEMIBや他のOSATが提供する技術を、代替の製造手段として検討する動きが強まる可能性がある。特に新規設計の製品であれば、開発初期から複数のパッケージング技術を比較する余地もある。しかし現時点では、CoWoSとEMIBについて、同一の顧客設計を用いて価格、認定済みの生産能力、量産歩留まり、納期を比較した客観的なデータは公開されていない。どちらが有利かはパッケージの構造だけでなく、個々の製品要件や量産体制、既存の設計資産によって変わってくる。

CoWoSの値上げはAI半導体の価格にどこまで影響するのか

仮にCoWoSの価格が引き上げられた場合、その影響は最終製品の価格にも及ぶ可能性がある。ただし、パッケージング費用の上昇率が、そのままAIアクセラレーターやAIサーバーの値上げ率になるわけではない。

AIアクセラレーターの製造コストには、先端ロジック半導体のウェハー製造費用、HBMの調達費用、パッケージングとテストの費用などが含まれる。AIサーバー全体では、これらに加えて基板や電源装置、冷却システム、ネットワーク機器などの費用も発生する。CoWoSの製造費用が20%上昇したとしても、アクセラレーター全体の原価に与える影響は、パッケージング費用が占める割合によって異なる。また、半導体メーカーが増加分を利益率の低下によって吸収するのか、顧客への販売価格に転嫁するのかも、個別の契約条件や競争環境に左右される。

したがって、今回の観測報道だけを根拠に、一般消費者向けGPUの大幅な値上がりや、半導体市場全体での製品不足を予測することはできない。むしろ重要なのは、AI半導体の大型化と高密度化に対して、製造設備の増強や歩留まりの改善がどこまで追いつくかという問題だ。生産能力をウェハー処理枚数だけで評価するのではなく、完成品の出荷数量や製造・検査に必要な時間まで含めて見る必要がある。

今後の焦点は、TSMCが実際にCoWoSの価格改定を実施するかどうかに加え、供給能力の増強が需要の拡大に追いつくかという点にある。具体的には、先端パッケージング向けの設備投資配分、新工場の稼働時期、製造装置の納入リードタイム、量産歩留まりの改善状況が重要な判断材料となる。さらに、Intelなどの競合技術を採用した商用AI半導体が、性能と供給量の両面で安定した量産実績を積み重ねられるかも注目される。

今回報じられた最大20%の価格引き上げは、現時点では確認されていない。しかし、その背景にあるAI半導体の大型化と先端パッケージングの供給制約は、TSMC自身も認めている課題だ。今後は価格改定に関する公式発表だけでなく、次世代パッケージング技術の量産状況と供給能力の改善を継続的に確認する必要がある。