CoWoS

CoWoSとは、TSMCが提供するChip-on-Wafer-on-Substrateの略称で、複数の演算チップとHBMをシリコンインターポーザ上に並べて実装し、基板と接続する2.5Dパッケージング技術である。ロジックダイとHBMを高密度に相互接続することで、高帯域幅・低遅延のデータ転送を実現し、AI向けGPUやアクセラレータの性能向上を支える基盤技術として採用が拡大している。正式名称はChip-on-Wafer-on-Substrateで、TSMCの3DFabricブランドの一部として提供される。

概要

CoWoSは円形シリコンウエハー上にロジックダイとHBMを配置し、再配線層とマイクロバンプを介して基板に接続する構造を持つ。単一パッケージ内に複数のダイを集積できるため、モノリシックなチップでは達成しにくい演算密度とメモリ帯域幅を両立できる点が特徴である。TSMCはCoWoS-SやCoWoS-Lなど複数のバリエーションを展開し、パッケージサイズやインターポーザの構成を用途に応じて使い分けている。

技術的位置づけ

生成AIブームによりGPUやAIアクセラレータの演算需要が急増する中、CoWoSはHBMを伴う大規模パッケージの事実上の標準技術となっている。半導体の微細化だけでは性能向上の限界が見え始めており、複数ダイを束ねる先端パッケージング技術が性能スケーリングの主戦場に移行している。NVIDIAをはじめとする主要AIチップベンダーがCoWoS容量の確保を競う構図が生まれ、TSMCの後工程能力が供給網全体のボトルネックとして注目されるようになった。

主要な動向

2026年6月20日には、TSMCが従来の円形ウエハーに代わり角型パネルを用いる新技術CoPoSの開発を加速していることが報じられた。材料利用率を高めてコストを抑える狙いがあり、2028年頃の量産開始が見込まれるが、CoWoSを早期に置き換えるものではなく、当面は両技術が併存する見通しである。2026年8月3日には、MediaTekが1レーン当たり400Gbps級の次世代SerDes技術を2027年後半に投入する計画が明らかになり、2nmプロセスの微細化だけでは配線の壁を越えられないため、先端パッケージ技術の活用が不可欠であるとの認識が広がっていることが示された。2026年8月12日の報道では、TSMCが5.5倍レチクルサイズのCoWoS製品で98%超の安定した歩留まりを達成した一方、供給制約の焦点はHBMや基板材料（ABF）の不足、材料のばらつきといった工程外の要因へと移行していることが明らかになった。2026年8月24日のHot Chips 2026では、Micronのフェローが、AIアクセラレータの演算性能が2年で3倍伸びる一方、HBM帯域幅の伸びは2倍未満にとどまると警告し、メモリ供給の逼迫が今後さらに深刻化する見通しを示した。2026年8月31日の分析では、TSMCのCoWoS月産能力が3年で約9倍に拡大したにもかかわらず、需給ギャップがなお約10%残っていることが指摘された。背景には歩留まりという物理的な制約に加え、NVIDIAが容量の過半を確保する商流構造があり、AI半導体のボトルネックが前工程ではなく後工程に移っている実態が浮き彫りになった。