TSMCが、AIチップの伸ばし方をトランジスタの微細化からシステム全体の統合へ広げた。TechNewsが2026年8月31日のSEMICON Taiwan 2026で行われた講演として報じたところでは、同社はSoICとCoWoSを組み合わせ、2029年のシステム全体の演算能力を2024年の50倍へ高める見通しを示した。同じ会場では、シリコンフォトニクスが2027年に光トランシーバー市場の50%超を占めるとの予測も出た。

ただし、50倍は一つのAIチップが同じ電力で50倍速くなるという意味ではない。TSMCの公開資料をたどると、演算用トランジスタ、メモリ帯域、パッケージ外の通信を別々に増やすロードマップが見える。一方で、50倍を測るワークロードと演算精度は公表されていない。消費電力と冷却条件も不明だ。数字の大きさより、その数字を成立させる三つの接続層を読む必要がある。

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50倍はチップ性能ではなく、統合できる上限像

50倍とよく似た「48倍」が、2026年のTSMC技術フォーラムを扱った別の報道に登場する。TECH+は、1パッケージ内の演算用トランジスタ数が2029年に2024年比48倍超へ増えるとのTSMC資料を紹介した。Tom's Hardwareはその内訳を、製造プロセスがN7からA14へ進むことによる密度約4倍と、3D積層した演算チップレットが2個から24個へ増える構成の組み合わせだと説明している。

こちらは実効性能ではなく、パッケージへ収められる演算用トランジスタの総数である。トランジスタが48倍あっても、メモリからデータが届かなければ演算器は待つ。電力を供給できずクロックを下げればピーク性能にも届かない。ソフトウェアが24個の演算ダイを均等に使えるかも別の条件だ。

8月31日の現地取材が伝えた「システム全体の演算能力50倍」と、先行資料の「演算用トランジスタ数48倍」が同じ構成の丸め差なのか、異なる指標なのかは公開情報から確定できない。TSMCの2026年4月の公式発表は、CoWoS、SoIC、COUPEの量産時期を示しているが、48倍や50倍の比較条件を載せていない。したがって、50倍は再現可能なベンチマーク値ではなく、同社の技術群で組める最上位システムの上限像として読むのが妥当である。

50倍を2024年から2029年までの5年間へ均すと、年平均118.7%増、毎年約2.19倍になる。微細化の1世代だけで続けられる速度ではない。実際、TSMCが別に示したメモリ帯域の伸びは34倍級であり、演算用トランジスタ数の48倍とも一致しない。三つの数字は掛け算する倍率ではなく、同じシステムで揃えるべき別の能力を表している。

5.5から14超へ、CoWoSが横方向を広げる

CoWoSは、演算ダイと広帯域メモリ（HBM）を高密度配線の中継基板であるインターポーザー上へ横に並べる。TSMCとBroadcomが2020年に量産した、露光1回分の面積を基準にする2レチクル相当の世代は、最大6基のHBM、96GBの容量、毎秒2.7TBの帯域を備えた。2016年版に対して帯域は2.7倍だった。ここからAI向けパッケージは、チップを速くする競争と並行して、載せられるシリコンの面積を広げてきた。

TSMCの2024年年次報告によると、同年に量産へ入ったCoWoS-Lは3.5レチクル相当だった。2026年4月の公式発表では5.5レチクル版を生産中とし、2028年には14レチクルへ拡大して大型演算ダイ約10個とHBM20基を載せる。2029年は14レチクル超へ進む計画だ。日本で行われた技術フォーラムの取材では、2029年版がHBM24基を搭載するロードマップも示されている。

TSMCは露光1回分に相当する1レチクルを約830平方ミリメートルとしている。この基準で計算すると、3.5レチクルは約2905平方ミリメートル、14レチクルは約1万1620平方ミリメートルとなる。2029年のインターポーザー面積は2024年比で4倍を超える。それでも公称50倍には届かないため、面積の拡張は構成要素の一つにすぎない。

大型化には代償もある。シリコンのインターポーザー、有機パッケージ基板、冷却部品は熱に対する膨張率が異なり、面積が増えるほど反りと接合ずれを管理しにくい。搭載するダイとHBMが増えれば、一つの不良部品で高価なパッケージ全体を失うリスクも増す。2026年の5.5レチクル品では複数のAI顧客向け製品で98%超の歩留まりが報じられたが、この値を14レチクル版へそのまま当てはめることはできない。

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4.5マイクロメートルのSoICが縦方向を詰める

横方向を広げるCoWoSに対し、SoICは銅のハイブリッド接合でダイを縦に積む。9マイクロメートル接合間隔のN7-on-N7は2023年に量産へ入り、3nm SoIC積層は2025年に量産が始まった。TSMCは2028年にN2-on-N2、2029年に4.5マイクロメートルのA14-on-A14を生産する計画で、A14世代はN2世代よりダイ間I/O密度を1.8倍へ高める。

TSMCはSoICについて、CoWoSの2.5次元接続と比べて接続密度56倍、電力効率5倍という値も示している。これはシステム全体の電力効率が自動的に5倍になるとの保証ではない。短い縦配線は1ビットを動かすエネルギーを減らせる一方、演算ダイを上下に重ねれば発熱密度が上がり、下側のダイから熱を逃がしにくくなる。上側へ十分な電力を届ける配線も要る。

CoWoSは演算ダイとHBMを横に広げ、SoICはダイを縦に積み、COUPEはパッケージ外への通信を光へ移す。三つの技術は同じ倍率を重ねる代替技術ではなく、別々の接続距離とボトルネックを受け持つ。

技術 接続の方向 増やすもの 公開された節目 量産時の主な制約
CoWoS 横方向 演算ダイ数、HBM数、メモリ帯域 2028年に14レチクル、2029年に14超 反り、接合、部材、パッケージ歩留まり
SoIC 縦方向 ダイ間I/O密度、積層できる機能 2029年にA14-on-A14、4.5マイクロメートル 発熱密度、電力供給、積層後の検査
COUPE パッケージ外 光I/O帯域、到達距離、電力効率 2026年に基板上CPOの生産開始を計画 レーザー、光軸合わせ、光学試験、標準化

CoWoSの面積、SoICの接合密度、COUPEの通信効率を掛け合わせて50倍を計算することはできない。比較対象と単位が違うからだ。システム技術協調最適化（STCO）が必要になるのは、三層のどれかを最大化すると、別の層へ熱、電力、検査の負担が移るためである。

2027年の50%は、CPO普及率ではない

TSMCの徐國晉氏はSEMICON Taiwan 2026で、シリコンフォトニクスが2027年に光トランシーバー市場の50%超を占めると予測した。公開された報道からは、この50%が売上高、出荷台数、搭載帯域のどれを分母にするか判別できない。シリコンフォトニクスは光回路をシリコン上へ作る技術であり、CPOは光エンジンをスイッチや演算チップの近くへ置く実装方式である。シリコンフォトニクスを使う着脱式光トランシーバーもあるため、市場の50%をCPOの普及率へ読み替えてはいけない。

TSMCのCOUPEは、SoICで電子回路のダイと光回路のダイを積層する光エンジンだ。2024年の計画では、まず小型の着脱式光トランシーバー向けに認定し、次にCoWoSへ統合してCPOへ進む段階を踏んだ。2026年4月の公式発表では、光エンジンをパッケージ内へ置く基板上COUPEの生産開始を掲げ、基板上の着脱式版と比べて電力効率2倍、遅延10分の1とした。技術フォーラムで示された銅配線比4倍という電力効率とは比較対象が違う。

帯域を増やす道も一つではない。TSMCは単チャネル速度を200Gbpsから400Gbps超へ、チャネル数を16から128超へ広げ、総帯域を3.2Tbpsから12.8Tbps超へ高める経路を示した。もう一方では、一つの光ファイバーへ複数の波長を載せる波長分割多重を増やす。電気配線を短くしても、光源と変調器、ファイバーを正確に合わせられなければ量産品にはならない。

そのためTSMCは、端面結合型デバイスをパッケージへ入れる前にウェハー状態で検査する手法と、電子回路と光回路を同時に模擬できる設計基盤を用意した。高価な演算ダイと組み合わせた後で光の不良が見つかる損失を避ける狙いである。TrendForceはAI向け光トランシーバー市場が2025年の165億ドルから2026年に260億ドルへ57%超増えると予測する。供給制約としては、レーザーと精密な光軸合わせに加え、電力と熱を挙げている。市場の伸びと量産能力は同じ速度では増えない。

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2029年を判定する四つの量産条件

最初に必要なのは、50倍の定義である。TSMCは基準となる2024年のパッケージ構成と、2029年の演算ダイ数を示す必要がある。演算精度、電力上限、冷却方式も揃えば、演算用トランジスタ数と実効性能を分けて検証できる。現状では48倍、50倍、34倍がそれぞれ何を測るかは分かっても、同じワークロードでどれだけ速くなるかは分からない。

次は、14レチクル超での歩留まりと熱である。5.5レチクルの98%超は有力な出発点だが、面積4倍超の2029年版には使えない。A14-on-A14の上下を両方とも演算へ使うのか、片側をキャッシュやI/Oへ割り当てるのかで発熱と性能は変わる。パッケージ全体の消費電力、接合後の検査範囲、修理できない不良の割合が製品コストを左右する。

三つ目は部材供給だ。CoWoSを増やしても、HBMとパッケージ基板が同じ数だけ揃わなければ出荷は増えない。光側でもレーザー、光ファイバー、コネクターの供給が必要になる。特にCPOは電気と光の二つの製造工程を一つの良品率へまとめる。TSMC自身が設計基盤とウェハーレベル試験を整えている事実は、光学検査が周辺工程ではなく、製品成立の中心に入ったことを物語る。

最後は顧客製品での再現である。基板上COUPEは2026年、14レチクルCoWoSは2028年、A14-on-A14 SoICは2029年に生産を始める計画だ。いずれも技術の生産開始時期であって、顧客のAIシステムが同年に大量出荷される保証ではない。2027年までにCOUPEの量産顧客と光学試験歩留まりが開示され、2028年に大型CoWoSの消費電力と冷却条件が実製品で示されれば、50倍は宣伝上の大きな数字から、検証可能なシステム計画へ変わる。

TSMCのロードマップが示した方向は明快だ。AIシステムは、横へ広げ、縦へ積み、外へ出る配線を光に替える。その三層を同じ製品で量産できたとき、微細化の速度を超える演算密度が初めて実効性能になる。