Armは8月24日、Hot Chips 2026でデータセンター向け「Arm AGI CPU」の内部構成を明らかにした。Armの発表スライド画像には、3月の製品発表で示していた136コアや300Wという外形に加え、70コア入りの計算チップレットを2枚使う構造が記されている。各チップレットは500億超のトランジスタを搭載し、合計すれば1000億超になる。今回の開示から見えてくるのは、巨大な1枚のダイを作るより、メモリとI/Oを備えた同種チップレットを高速に束ね、ラック内のCPU密度を押し上げる設計である。
70コアを2枚、製品では136コア
AGI CPUは、TSMCのN3Pプロセスで製造する2枚の計算チップレットから成る。各チップレットには70個のNeoverse V3コアがあり、64KBの命令キャッシュと64KBのデータキャッシュ、コア専用の2MB L2キャッシュを組み合わせる。2枚で物理的には140コア分を備えるが、最大SKUが有効にするのは136コアだ。残る4コアを使わない理由について、Armは説明していない。
共有キャッシュの読み方にも注意が要る。136コア版はコア専用L2を合計272MB積むが、システムレベルキャッシュ（SLC）は128MBである。SLCは64、128、136コアの全SKUで同じ容量だ。コア数に比例して増えるのはL2であり、SLCまで1コア当たりで増えるわけではない。
各チップレットにはCPU群のほか、DDRメモリとPCIeのサブシステムが載る。さらにシステム制御とチップレット間通信も内蔵する。専用I/Oダイを別に置かず、左右のチップレットが似た構成を持つ。メモリコントローラーをダイの上下、PCIeを外側、2枚を結ぶ回路を中央寄りに配置したフロアプランは、データをどこへ流すかまで含めて二分した設計を示している。
電力と温度もチップレット単位で細かく制御する。コア列ごとのローカル電力管理にはCortex-M55を使い、各チップレットのシステム制御はCortex-M7が担う。電圧レールもチップレットごとに共有する構成であり、300Wの枠内で2枚の動作を階層的に調整できる。
1000億超をつなぐUCIeの役割
2枚のチップレットは、UCIe-S準拠のリンクでキャッシュ一貫性を保つ。各チップレットは16個のx16マクロを備え、1レーン当たり32Gbpsで動作する。集計帯域は送信1Tbps、受信1Tbpsで、両方向を同時に使える。ただし、このUCIeはパッケージ内部専用であり、外部チップレットを増設するポートではない。
外部のアクセラレータやメモリ拡張には、96レーンのPCIe Gen6とCXL 3.0 Type 3を使う。PCIeの集計値は送信768GB/s、受信768GB/sで、別に6レーンのGen4ユーティリティリンクも持つ。GPUやNPUへ仕事を渡し、その結果を受け取るホストCPUでは、演算コアを増やしてもI/Oが詰まればアクセラレータを待たせる。AGI CPUはコア数と同じくらい、パッケージ内外の通り道へ面積を割いた。
メモリは12本の80ビットDDR5チャネルで構成する。1チャネル1 DIMMならDDR5-8800に対応し、理論上の生帯域は約845GB/sとなる。2 DIMM構成はDDR5-6400で約614GB/sだ。Hot Chipsの資料が量産向け検証済みとした速度はDDR5-8000で、8800MT/sまでの認定は商用メモリの入手性に左右される。製品上限と量産時の検証状態には、まだ一段の差がある。
GPUではなく、AIを動かし続けるCPU
「AGI」という名称からAI演算器を想像しやすいが、Neoverse V3はArmv9.2に基づく汎用サーバーCPUコアである。大規模モデルの行列演算は主にGPUやNPUへ任せ、CPUはエージェントのスケジューリング、ツール呼び出し、推論の前後処理を受け持つ。メモリとI/Oを管理し、複数のプロセスを並行して動かすこともCPU側の仕事だ。
Hot Chipsで示されたコア内部も、その役割に沿う。フロントエンドは10ワイドで、アウト・オブ・オーダー実行の窓は384エントリ超。10ワイドで命令を投入し、8ワイドで完了させる。整数側には8個のALUと3系統の分岐処理があり、分岐予測とデータプリフェッチを強化した。処理の種類が頻繁に変わる制御コードでは、行列演算のピーク値より、分岐を外さずメモリ待ちを減らす方が効く。
AI向けの要素としては、デュアル128ビットのSVE2パイプラインがbfloat16とINT8命令を扱う。とはいえ、設計の中心はベクトル幅だけにない。10サイクルでデータを渡す2MB L2、1サイクル128バイトのL2帯域、コア当たり6GB/s以上のメモリ帯域を組み合わせ、CPU側の小さく不規則な仕事を大量に流す狙いだ。
3 SKUで変わるコア数とメモリ余力
Armの発表スライドは、3つのSKUについて典型、定格、ブーストの周波数を分けて示した。300Wの基準TDPと128MB SLCは共通だが、コア数を減らすほど1コアが使えるメモリ帯域は増える。
| SKU | 有効コア数 | 周波数（典型／定格／ブースト） | L2合計 | メモリ帯域／コア |
|---|---|---|---|---|
| 最大コア数 | 136 | 2.8／3.2／3.5GHz | 272MB | 6GB/s |
| TCO最適化 | 128 | 2.8／3.2／3.5GHz | 256MB | 6.3GB/s |
| 最大メモリ／コア | 64 | 2.8／3.5／3.7GHz | 128MB | 13GB/s |
136コア版は並列数を稼ぎ、64コア版は同じ12チャネルのメモリを半分以下のコアで分ける。後者の帯域は1コア当たり13GB/sに達する。したがって64コア版は廉価版というより、データベースや解析など、コア数よりメモリ供給を優先する仕事へ向けた選択肢である。Armがコア数の異なるSKUを同じ300Wに置いたのは、消費電力の序列を作るためではなく、限られた電力内で並列度と1コア当たり資源のどちらを増やすかを選ばせるためだ。
20億ドル需要は売上確定ではない
製品の立ち上がりは、需要の表現と生産状態を分けて見る必要がある。Armは7月29日、2027会計年度と2028会計年度を通じた顧客需要が20億ドルを超えたと説明した。同社は複数顧客へ初期品を納入済みだが、6月末時点のSEC提出書類では本格生産を2026年末までに予定している。初期品の納入と量産の立ち上がりは、同じ段階ではない。
供給能力も20億ドル分をすべて確保したわけではない。Armが確保済みとしたのは、先に示していた10億ドル規模の機会を支える製造能力であり、残る需要に応えるため製造・供給網のパートナーと増強を進めている。さらに「需要」は、認識済み売上や確定した出荷額と同義ではない。完成CPUの販売は、従来のIPライセンス事業と利益率や売上認識、販売サイクルが異なり得るとArm自身も認めている。
同じ36kWのラックで最新x86システムの2倍超という性能も、現時点ではArmの推定値だ。136コアCPUを2基載せたブレードを30台収めれば8160コアになるという密度は計算できる。しかし、実際のアプリケーション性能、300Wでの持続動作、100ns未満というメモリ遅延は、第三者測定を待たなければならない。2026年末に量産が始まり、顧客システムでその数字が再現されたとき、1000億超トランジスタへ投じた設計がラックの仕事量に結びつく。
