TSMCは最新の北米技術シンポジウムで、次世代2nmプロセス「N2」の開発状況を公開した。注目すべきは、量産開始まで2四半期という段階における欠陥密度（D0）が、N3、N5、N7といった過去の成功したノードよりも低いレベルにあることだ。これは、TSMC初のGAA（Gate-All-Around）トランジスタ技術採用にもかかわらず、歩留まり改善が順調に進んでいることを示唆しており、2025年後半とされる量産開始に向けた大きな前進である。
N2開発、驚異的な進捗：GAA導入でも欠陥密度は過去最低水準
TSMCが公開したデータは、テクノロジー業界に衝撃を与えている。N2プロセスは、同社にとって初めてGAAナノシートトランジスタを採用する野心的な試みである。一般的に、新しいトランジスタ構造の導入は、初期の歩留まり確立において困難が伴うとされる。しかし、TSMCの発表によれば、N2の欠陥密度は、量産開始（MP）の2四半期前の時点で、FinFETトランジスタ技術に基づいていたN3/N3P、N5/N4、N7/N6の各ノードよりも低い水準を達成しているのだ。
ComputerBaseが報じたスライドによると、N2の欠陥密度曲線は、初期段階ではN5/N4よりも高いレベルから始まるものの、その後急速に低下し、N3/N3Pの改善軌跡に匹敵する急峻さを見せている。このデータから、N2の欠陥密度は同段階のN3、N5、N7よりも低く、TSMCがGAAへの移行に伴うリスクを巧みに管理していることが見て取れるだろう。
この事実は、TSMCがプロセス学習と欠陥管理に関する専門知識を、新しいGAAFET時代にも大きな後退なく移転させることに成功していることを強く示唆している（TSMCが開示した情報に基づく限り）。
なぜN2の順調な歩留まりが重要なのか？
N2プロセスの歩留まりが順調に改善していることは、いくつかの重要な意味を持つ。
第一に、次世代半導体の安定供給への期待である。N2は、Appleの次期iPhone向けチップを筆頭に、スマートフォンや高性能コンピューティング（HPC）分野のCPU、GPUなど、最先端デバイスの性能を飛躍的に向上させると期待されている。初期段階での歩留まりの高さは、2025年後半に予定されている量産開始後、比較的早期に安定したチップ供給が実現する可能性を高める。ComputerBaseによると、N2は特にHPC分野の顧客からの引き合いが強く、モバイル分野に続いて迅速かつ大量の需要が見込まれている。
第二に、TSMCの技術的リーダーシップの証明である。競合であるIntelが「18A」プロセスでGAA技術（IntelはRibbonFETと呼称）を先行導入し、良好な欠陥密度をアピールする中、TSMCもN2で順調な進捗を示すことで、最先端プロセスにおける競争力を維持していることを示している。新しいGAAトランジスタ技術への移行をスムーズに進めている事実は、TSMCの技術開発力の高さを物語っている。
第三に、歩留まり改善サイクルの加速を示唆している。TSMCはN2において、過去のノードよりも多くの顧客（スマートフォンとHPC）から早期に「テープアウト」（設計完了）を獲得している。生産量が多く、製品の種類が多様であるほど、欠陥の原因特定と修正が迅速に進み、歩留まり改善の学習サイクルが加速される。N2の良好な欠陥密度データは、この戦略が奏功していることの証左と言えるだろう。
N2に続き、TSMCは性能向上版のN2Pや高性能版のN2Xといった派生プロセスの投入も計画しており、これらはCPUやGPUといった高性能チップに最適化される見込みだ。
なお、現在量産中のN3プロセスファミリーも進化を続けている。ComputerBaseによると、初期のN3/N3Bはやや立ち上がりに苦労したものの、N3Eを経て、現在量産が本格化しているN3Pでは、量産開始後6四半期の時点で見ると過去のノードよりも低い欠陥密度を達成している。N3Pは今年の主力プロセスとなり、来年には高性能版のN3Xが登場予定である。N3ファミリーは最後のFinFET世代として、将来的には低コスト版のN3Cと共に、長期間にわたって活用される見込みだ。
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