半導体の回路を微細化する方法は、露光に使う光の波長を短くすることだけではない。波長13.5nmの極端紫外線（EUV）露光装置の調達が制限されている中国では、波長193nmの深紫外線（DUV）液浸露光装置と多重パターニング技術を組み合わせ、先端半導体の製造を進めている。実際、市販スマートフォンに搭載されたプロセッサの解析から、EUVを使わずに微細化を進められることが確認されている。
しかし、半導体を技術的に製造できることと、競争力のある価格で安定的に量産できることは別の問題だ。EUVよりはるかに波長の長いDUVで微細な回路を形成するには、複雑なパターンを分割し、露光やエッチングなどの工程を繰り返す必要がある。その結果、マスクや製造装置の使用回数が増え、工程ごとの欠陥リスクや製造時間も膨らんでいく。中国の半導体産業が直面しているのは、微細な回路を形成できるかという技術的な課題だけでなく、それを採算の取れる製造プロセスとして成立させられるかという経済的な壁でもある。
193nm液浸露光と多重パターニングがもたらす製造工程の複雑化
半導体の微細化では、露光光源の波長を短くして解像度を高める方法と、既存の露光技術を使いながら回路パターンを複数の工程に分割する方法が併用されてきた。Micron Technology（以下、Micron）が公開した1-alpha（1α）世代DRAMの技術解説によると、従来の液浸リソグラフィで使われるフッ化アルゴン（ArF）エキシマレーザーの波長は193nmで、EUV露光装置の波長は13.5nmだ。一般に、露光光源の波長が短いほど微細なパターンを形成しやすくなるが、実際の解像度は光学系やプロセス技術にも左右される。
193nmの光を使いながら、通常の単一露光では形成が難しい微細な回路を製造するために発展したのが「マルチパターニング（多重パターニング）」だ。この技術では、複雑で微細な回路パターンを2つ以上の単純なパターンに分割し、複数回の加工によって最終的な回路を形成する。具体的には、露光や現像、エッチングを繰り返すほか、方式によっては側壁スペーサーを形成し、露光装置の解像限界よりも細かいパターンを作り出す。Micronの解説でも、1-alpha世代の実現には、計算リソグラフィや液浸露光、ダブルパターニング、繰り返しパターニング、高精度な重ね合わせ技術を組み合わせる必要があったと説明されている。
EUV露光では、DUVなら複数回のパターニングが必要になる微細な回路層でも、より少ない工程で形成できる場合がある。一方、DUVによる多重パターニングでは、最初の露光と現像、エッチングなどを終えた後、さらに別のパターンを形成し、必要に応じて追加の成膜やエッチングを繰り返す。その際、複数のパターンを正確に重ね合わせるための高度な位置合わせ制御も欠かせない。こうした工程の増加は、欠陥が発生する機会を増やすだけでなく、製造装置の占有時間やウェハー1枚を完成させるまでの所要時間にも影響する。
多重パターニングによって微細な回路を形成できたとしても、それだけで商業的な量産が成立するわけではない。試作品や限定的な製品で半導体が正常に動作したとしても、ウェハー1枚あたりの良品率（歩留まり）や、単位時間あたりの処理能力（スループット）が十分であるとは限らない。さらに、良品ダイ1個あたりの製造原価、消費電力や動作周波数といった特性、他社の同世代プロセスとの物理的な寸法差も別途検証する必要がある。
Kirin 9030に採用されたSMIC「N+3」はどこまで微細化したのか
中国の半導体受託製造大手SMIC（中芯国際集成電路製造）がどこまで微細化を進めているかを判断するうえで、重要な手がかりとなるのが市販製品のリバースエンジニアリング解析だ。半導体分析企業TechInsightsは、Huaweiのスマートフォン「Mate 80 Pro Max」に搭載されたプロセッサ「Kirin 9030」を分解・解析し、SMICの「N+3」と呼ばれるプロセスで製造されていると特定した。同社の分析によって、SMICが従来の製造技術をさらに微細化し、実際の商用プロセッサに適用していることが明らかになった。
ただし、TechInsightsはN+3について、TSMCやSamsung Electronics（以下、Samsung）の確立された5nmプロセスと同等の水準に達したものとは評価していない。むしろ、SMICが先行して開発した7nmクラスの技術をさらに発展させたプロセスと位置づけている。同社が実施した物理寸法の比較でも、N+3の回路密度はTSMCやSamsungの商用5nmプロセスに及ばず、微細化の度合いに差があることが示されている。
ここで注意したいのは、SMIC自身が公式ロードマップで「N+3」や「5nm」という名称を用いた製品計画を公表しているわけではない点だ。N+3という呼称は、TechInsightsなどの第三者による解析に基づく技術分類として扱う必要がある。また、ゲート密度や回路構造の寸法など、詳細な比較データはTechInsightsの有償プラットフォームの契約者向けに提供されている。そのため、一般公開されている情報だけから、TSMCやSamsungの5nmプロセスと比較して回路密度が何%異なるかを正確に断定することはできない。
重ね合わせ誤差とダイ面積の拡大が量産コストを押し上げる
DUVによる多重パターニングの大きな課題は、微細な回路を物理的に形成できるかどうかだけでなく、その製造方法を経済的に維持できるかという点にある。半導体計測・リソグラフィ技術企業Fractiliaの共同創業者兼最高技術責任者（CTO）であるChris Mack氏は、Tom's Hardware Premiumのインタビューで、かつて半導体業界で共有されていた露光コストに関する経験則を紹介している。それによると、193nm液浸露光装置を使った3回の露光と、EUV装置による1回の露光は、おおむね同等のコストになると考えられていたという。
しかし、EUVによる1回の露光を置き換えるために193nm用のマスクが4枚必要になれば、コストの均衡が崩れ、EUVを使う方が明確に安くなるという。もちろん、これは過去の装置運用に基づく経験則であり、現在のすべての半導体工場にそのまま適用できる計算式ではない。実際の費用は装置の取得価格や稼働率、マスク費用、工程構成などによって変わる。それでも、パターニングの分割回数が増えるほど、製造コスト面でDUVが不利になりやすいことを示している。
さらに、多重パターニングでは、異なる工程で形成した回路パターンを正確に重ね合わせる「オーバーレイ」の管理が難しくなる。露光やエッチングを繰り返すほど、各工程の位置ずれや加工ばらつきを厳しく抑える必要があり、管理が不十分であれば配線のショートや断線といった致命的な欠陥につながる。こうした不良を防ぐため、設計段階で配線間隔などに余裕を持たせることも考えられるが、その分だけ回路の集積度が下がり、完成したプロセッサのダイ面積が大きくなる可能性がある。
半導体製造の採算性を左右するのは、ウェハーを何枚処理できるかだけではなく、最終的に販売可能な良品ダイを何個得られるかだ。ダイ面積が大きくなれば、同じ大きさのウェハーから切り出せるダイの総数が減る。そこに製造工程で発生する欠陥による歩留まり低下が重なれば、ウェハー1枚から得られる良品ダイ（saleable dies per wafer）はさらに少なくなる。加えて、露光やエッチングを繰り返すことで製造サイクルが長くなれば、設備の処理能力にも影響が及ぶ。ただし、SMICの具体的な歩留まりやウェハー価格、工場稼働率については検証可能な公的データが公開されておらず、実際の製造原価を定量的に比較することは難しい。
DUVとEUV、製造技術と実証結果の比較
先端半導体の製造では、DUVを使った多重パターニングとEUVの導入によって、異なる技術的・経済的な選択が行われてきた。SMICのロジック半導体とMicronのDRAMを比較すると、DUVの可能性と限界がどのように現れるかを整理できる。
| プロセス・チップ | 露光技術と根拠 | 確認された成果 | 残る課題・制約 |
|---|---|---|---|
| SMIC N+3（Kirin 9030） | 液浸DUVによる多重パターニング。市販製品のリバースエンジニアリング解析 | SMICの7nmクラスを発展させた微細化を確認 | TSMCやSamsungの5nmプロセスには回路密度で及ばず、量産歩留まりやウェハー原価は非公開 |
| Micron 1-alpha（DRAM） | EUVを使わず、液浸DUVと多重パターニングを活用。公式技術文書 | EUVなしで当時の先端DRAMプロセスの量産を達成 | 規則的なメモリ回路での成功を複雑なロジック回路へそのまま適用することはできず、さらなる微細化にも制約 |
| Micron 1-gamma（DRAM） | EUVと液浸DUVを組み合わせた製造技術。公式技術文書 | 1-beta比でウェハーあたり30%以上のビット密度向上を公称 | EUVだけでなく、新材料や設計変更なども寄与しており、EUV単独の効果は切り分けられない |
※Micronの1-gammaに関する30%以上という改善率は同社の公表値であり、比較元と比較先の絶対値は確認できた公開資料には示されていない。また、DRAMとロジック半導体では回路構造や評価指標が異なるため、この表から両者の製造難度や経済性を直接比較することはできない。
MicronのDRAM開発が示したDUVの可能性とロジック半導体との違い
EUVを使わずにどこまで半導体の微細化を進められるかという問いに対し、過去に重要な実績を残したのがMicronのDRAM開発だ。同社は1-alpha世代のDRAMで、EUVを導入せずに193nm液浸露光を徹底的に最適化する方針を採用した。当時、SamsungやSK hynixがEUVの導入を進めるなか、Micronは計算リソグラフィや多重パターニング、高精度な工程制御を組み合わせることで、EUVを使わずに先端DRAMの量産を実現した。この事例は、既存のDUV技術でも高度な微細化が可能であり、適切な設計と製造プロセスを組み合わせれば商業的な生産を続けられることを示している。
しかし、MicronもDUVだけで微細化を続ける戦略を維持したわけではない。同社は後続の「1-gamma（1γ）」世代でEUV露光を導入するとともに、次世代の高誘電率メタルゲート（High-K Metal-Gate：HKMG）CMOS技術を採用した。Micronの公式発表によると、1-gamma世代では前世代の1-betaと比較して、ウェハーあたりのビット密度が30%以上向上したという。ただし、この数値はプロセス全体の改善結果であり、EUVの導入だけによる効果ではない。トランジスタ構造や材料、設計、その他の製造工程の改良も含まれるため、密度向上に対するEUV単独の寄与率は明らかになっていない。
ここで重要になるのが、DRAMと最先端ロジック半導体の回路構造の違いだ。FractiliaのChris Mack氏が指摘するように、DRAMのメモリセル領域は規則的なパターンが繰り返される構造を持つため、回路設計と製造技術を協調して最適化する「Design-Technology Co-Optimization（DTCO）」を比較的進めやすい。一方、スマートフォンやPCなどで使われるロジックプロセッサは、さまざまな機能を持つ回路と複雑な配線が組み合わされており、パターンの形状や配置も多様になる。そのため、同じ多重パターニングでも、重ね合わせ精度や設計制約への対応はより複雑になり得る。MicronがDRAMでDUVを活用して先端プロセスの量産に成功したからといって、その経済性や歩留まりを最先端ロジック半導体でも再現できるとは限らない。
オランダの輸出規制と、3nm・2nm世代で立ちはだかる経済的な壁
中国の先端半導体製造を考えるうえでは、露光装置の輸出規制も重要な制約となる。ただし、オランダ政府による規制は、すべてのDUV露光装置の輸出を一律に禁止するものではない。半導体露光装置大手ASMLの公式声明によると、オランダ政府は2023年9月1日から、液浸DUV装置「TWINSCAN NXT:2000i」と、それ以降の最先端液浸露光システムについて輸出許可の取得を義務付けた。許可の可否は個別の申請ごとに審査される仕組みだ。この声明が出された時点でEUV露光装置の販売はすでに制限されていたが、その他のASML製装置は当該規制の対象には含まれていなかった。
ASMLはさらに、2024年9月6日の発表で、液浸DUV装置「TWINSCAN NXT:1970i」と「NXT:1980i」に関する輸出ライセンスの発行権限が、米国政府からオランダ政府へ移管されると説明した。この変更は翌9月7日に発効している。つまり、規制対象となる装置の範囲や輸出許可の審査主体は段階的に変化してきたものの、すべてのDUV装置が中国向けに全面禁輸となったわけではない。中国の半導体メーカーがどの装置を調達できるかは、対象機種や輸出許可の審査結果によって左右される。
こうした調達環境のもと、中国の半導体産業が直面しているのは、微細な回路を形成する技術的な限界だけではなく、製造コストと性能のバランスが成立するかという問題だ。Chris Mack氏は、EUVを利用できない状況で3nmや2nmといった次世代のロジック半導体を商業的に成立させることは、極めて困難だとの見解を示している。理論上は、パターニングの分割回数を大幅に増やすことで、さらに細かい回路を形成できる可能性がある。しかし、そのために必要なマスクの枚数や露光・エッチング工程が増え、製造時間も長くなれば、コストが急増する。そこに歩留まりの低下まで重なった場合、製造できたとしても市場で競争できる価格を維持することは難しくなる。
中国の半導体メーカーがEUVを使わずに微細化を進めるには、製造工程の複雑化や設備負担の増加を受け入れながら、精度と歩留まりを高めていく必要がある。回路の設計マージンを広げればダイ面積が増える可能性があり、設備を増やして処理能力を補おうとすれば、その分だけ投資負担も大きくなる。ただし、SMICの実際の歩留まりや製造原価は公開されていないため、現在の技術がどの程度の採算性を確保しているかを客観的に判断することはできない。
市販製品の解析によって、EUVを使わなくても先端ロジック半導体の微細化を進められることは確認されている。しかし、それはEUVを用いる競合プロセスと同等の回路密度や製造コストを達成したことを意味しない。今後は、オランダ政府による液浸DUV装置の輸出許可審査の動向に加え、SMICが歩留まりと生産効率をどこまで改善できるかが重要になる。中国の半導体製造技術の競争力を判断するうえで問われるのは、何nm相当のチップを製造できたかだけではなく、ウェハー1枚からどれだけの良品を、どの程度のコストで安定供給できるかという点だ。
