中国科学院微電子研究所が、極端紫外線（EUV）露光を中核とせず、3nm未満の世代を視野に入れた全周ゲート（GAA）素子の開発手法を確立したと、DIGITIMESが2026年9月17日に報じた。同紙によれば、深紫外線リソグラフィ（deep ultraviolet lithography、DUV）で作製したトランジスタが50万を超える電流開閉比を示したという。
EUV装置を入手できない中国にとって、GAAの優れたゲート制御特性と既存のDUV基盤を組み合わせる研究には合理性があり、成果が回路レベルへ広がれば意味は大きい。ただし、公開情報から確認できるのは、有望な素子開発手法が示された段階までである。3nm級チップとしての性能、密度、歩留まりが実証されたとは、まだ言えない。
50万という数字が証明するもの、しないもの
電流開閉比（on-off ratio、オン電流／オフ電流）は、トランジスタをオンにしたときの電流を、オフにしたときの漏れ電流で割った値である。50万であれば、二つの状態の電流に50万倍を超える差があることを意味する。デジタル回路のスイッチとして、オンとオフを明確に分けられるかを測る重要な指標だ。
ただし、この比率は分子と分母の組み合わせで決まる。オン電流が大きくても、オフ電流が十分小さければ高い値になる。逆に、オン電流が小さくても、オフ電流がさらに小さければ高い比率は得られる。
したがって、開閉比だけでは、トランジスタがどれだけ高速に充放電できるか、どの電圧で動作するか、単位幅当たりにどれだけの電流を流せるかまでは分からない。
Wccftechが取り上げた137.8MTr/mm²という論理密度や「TSMCの5nm級」という評価も、中国科学院やSMICが公表した測定値ではなく、X上のアカウントが標準セル寸法を仮定して算出した推計である。セルの幅と高さを仮定すれば理論上の密度は計算できるが、実製品ではセルの種類、空白領域、電源配線、タイミング制約などによって実際の利用率が変わる。推計値をそのまま実効的なトランジスタ密度とみなすことはできない。
GAAがDUVの設計余地を広げ得る理由
GAAでは、ゲート電極が細いシート状または線状のチャネルを取り囲む。三方からチャネルを制御するFinFETよりも電界を効率よく作用させることができ、ゲート長を短くした際に漏れ電流が増える短チャネル効果を抑えやすい。
ナノシートの幅や積層数を変えれば、平面上の占有面積を大きく増やさずに、電流を流すチャネル面積を調整することもできる。
この性質によって、DUVそのものがEUVと同等の解像性能を得るわけではない。むしろ、トランジスタ構造の側で電気的特性を改善することで、要求性能を維持しながら、一部の平面寸法や設計ルールに余裕を持たせられる可能性がある。露光で形成する線幅をひたすら縮小するのではなく、立体構造によって性能を補う考え方である。
中国科学院微電子研究所には、この方向性を裏付ける査読済み研究がある。2023年には、シリコンの突出部を残したFishboneFETと、複数の枝を持つTreeFETを作製し、同じ平面投影面積でチャネル面積を増やす構造を報告した。n型とp型の駆動電流差や、しきい値制御にも取り組んでいる。論文はIEEE Electron Device Lettersに掲載され、DOIは10.1109/LED.2023.3294545である。
2025年の別の研究では、GAAナノシートCMOSのゲート形成前に低温オゾン準原子層処理を施した。研究所によると、界面準位密度を2桁低減し、サブスレッショルド・スイングは60.3mV/dec、オフ電流は66.7%減少、オン電流は20%以上増加した。この論文もIEEE Electron Device Lettersに掲載され、DOIは10.1109/LED.2024.3524259である。
これら二つの成果は、中国科学院微電子研究所がGAA素子の構造、界面、n型とp型の集積について継続的に研究してきたことを示している。ただし、2026年9月に報じられた素子と同一の技術であることは確認できない。過去の査読論文を、新たに報じられた「50万」という数値の測定条件を補う材料として扱うことはできない。
トランジスタの先に残るコンタクトとM0
先端ロジックの面積は、ゲート長だけで決まるわけではない。トランジスタ形成工程（front-end-of-line、FEOL）で素子を形成した後、コンタクト形成工程（middle-end-of-line、MEOL）でソース、ドレイン、ゲートを配線へ接続する。さらに、多層配線工程（back-end-of-line、BEOL）がセル内やセル間で信号と電力を運ぶ。
GAAによってFEOLの電気特性を改善できたとしても、コンタクト穴や最下層金属M0まで同じ割合で縮小できるとは限らない。コンタクトを細くすれば接触抵抗が増え、金属配線を細くすれば配線抵抗が増える。配線間隔を狭めれば寄生容量も増え、信号遅延につながる。
さらに、多重露光で位置合わせを繰り返すほど、ビアが下層配線からずれるリスクや、局所的な欠陥によって回路が正常に動作しなくなる可能性も高まる。
標準セルの高さは、GAAのシート枚数だけでなく、配線トラック数、M0のピッチ、電源レール、セル境界に関する設計規則にも制約される。つまり、性能の良いトランジスタを1個作ることと、それを数十億個並べて高密度回路として動作させることの間には、コンタクトと配線という大きな課題が残る。
今回の報道で「3nm相当」が素子性能、設計ルール、論理密度のどれを意味するのかは明確に定義されていない。
商用ノードとの違いは、Samsungが2022年に3nm GAAの初期量産を発表した際の説明からも分かる。同社は自社5nmとの比較で、同一性能・複雑度なら最大45%の低消費電力化、同一電力・複雑度なら最大23%の高性能化、同等設計なら16%の面積縮小が可能だと説明した。
これらはSamsung自身が公表した最大値であり、中国科学院の素子と直接比較できるものではない。それでも、商用の「3nm」が単なるトランジスタ寸法ではなく、電力・性能・面積（power, performance and area、PPA）に加え、設計基盤や量産技術まで含む概念であることは分かる。
研究成果が同じ段階へ進むには、まず単体トランジスタの電流電圧特性を明らかにする必要がある。次にn型とp型のばらつき、寿命、温度特性を評価し、リング発振器やSRAMで回路動作を示す。その先に標準セルのPPA、配線を含めた回路密度、ウェハー歩留まり、設計キット、顧客チップが続く。
50万という開閉比は、この一連の評価項目の中では、まだ素子特性を確認する段階に位置する数値である。
DUVでも微細化は可能だが、工程数は増える
DUVで微細なパターンを形成する代表的な手法が、多重パターニングである。1回の露光では分離できない密集した図形を複数に分け、露光と加工を繰り返して一つの層として形成する。より細かなパターンを作れる一方、同じパターンを1回の露光で形成できるEUVと比べて工程は長くなる。
ASMLは2025年の年次報告で、DUVによる多重パターニングでは露光回数だけでなく、成膜やエッチング工程も増えると説明している。同社が紹介するimec.netzeroモデルでは、EUVの単一パターニングはDUVの多重パターニングに比べ、ウェハー当たりの工程数が約20%少ない。
ただし、この20%は一般化された環境評価モデルによる比較であり、中国科学院の具体的な工程数、製造コスト、歩留まりを示す数字ではない。
工程が増えるたびに、追加のマスク、装置稼働時間、材料、検査が必要になる。また、前工程との位置合わせ誤差も累積する。一つの層を形成できるという技術的な可能性と、その工程を多数の層へ適用し、許容可能なコストで十分な歩留まりを確保できるかという経済性は別の問題である。
中国科学院微電子研究所は公開ページで、45nmから3nmを対象に、DUVとEUVの光学近接効果補正、光源・マスク同時最適化、二重パターニング、逆リソグラフィなどを研究していると説明している。
研究対象にはGAA素子だけでなく、計算リソグラフィによってDUVの限界を広げる技術も含まれている。ただし、「3nm」を研究対象として掲げていること自体は、特定の3nm GAAプロセスが完成し、量産可能な段階に達したことを意味しない。
今後の評価を左右するのは回路と製造のデータ
2026年9月の報道を、製造技術上の大きな進展として評価するためにまず必要なのは、今回の成果に対応する論文や公式発表である。ゲート長、動作電圧、測定温度、絶対的なオン電流とオフ電流、評価した素子数などが示されれば、50万という開閉比を他のデバイスと比較できる。n型とp型の双方について、素子間のばらつきや長期信頼性のデータも必要になる。
回路レベルでは、リング発振器の周波数と消費電力、SRAMの読み書きマージン、標準セルのPPAなどが重要になる。
製造面では、どの層をDUVで形成したのか、何枚のマスクを用いたのか、最小ピッチと重ね合わせ精度をどこまで実現したのかが問われる。さらに、ウェハー径、欠陥密度、配線工程を含めた歩留まり、設計キット、顧客向け回路まで示されれば、商用ノードとの比較が可能になる。
EUVを利用できない環境で、GAAの立体構造と計算リソグラフィを組み合わせる研究には明確な意義がある。今後、回路と製造に関するデータが示されれば、DUVを用いた先端ロジックの到達点をさらに押し広げる可能性もある。
その評価を決めるのは、「3nm」という名称でも、50万という一つの比率でもない。同一条件で測定された電力・性能・面積と、配線工程まで含めたウェハーの良品率である。
