復旦大学の研究チームが、1個の電子の出入りを0.5Vの電圧差として読み出せる二次元メモリ素子を開発した。27℃で観測されたしきい値電圧の変化は非揮発性を示し、原子層級の薄い材料と共面電極によって、微小な電荷信号を弱める寄生容量を抑えた。成果は2026年7月16日付のScienceに掲載された。室温で電子1個を記憶する試みは29年前にも成功しているため、今回の価値は「初の単一電子」ではない。約55mVで5秒ほどしか保てなかった信号を、トランジスタが明瞭に判別できる0.5Vへ広げ、非揮発動作へ進めた点にある。

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29年前の室温実証と何が違うのか

単一電子メモリの室温動作は、1997年にScienceで既に実証されている。L. Guoらは、幅約10nmのシリコンチャネルと、約7nm四方、厚さ約2nmのポリシリコン浮遊ゲートを組み合わせた。充電電圧を連続的に上げても、しきい値電圧は電子1個に対応して約55mVずつ階段状に変化した。

ただし、この素子には意図的なトンネル酸化膜がなく、浮遊ゲートの電荷は制御ゲートを接地してから約5秒で抜けた。1997年の論文は、室温で1電子を数えられることを示した一方、長期保持できるメモリには届かなかった。

比較項目 1997年のシリコン素子 2026年の二次元素子
動作温度 室温 27℃
電子1個当たりのしきい値変化 約55mV 0.5V
保持 約5秒 非揮発性のしきい値シフト
中心課題 単一電子の室温検出 大きく読める信号と非揮発動作

0.5Vは55mVの約9倍であり、この差には回路上の意味がある。メモリ回路が「0」と「1」を識別するには、素子間のばらつきや電気的ノイズがあっても状態を分けられるだけの読み出し余裕が要る。単一電子が生む変化を数十mVから0.5Vへ押し上げたことで、1電子は物理実験で検出できる対象から、トランジスタの状態として明瞭に読める対象へ近づいた。

0.5Vを生んだ共面ドレイン・チャネル・ソース構造

電子1個が動かせるしきい値電圧は、電荷量を素子の容量で割った値に左右される。1997年の論文は、その関係をおおむね「ΔVth ≈ e/(Cdg + Cfrg)」と表した。Cdgは制御ゲートと浮遊ゲートの間の容量、Cfrgはチャネル側から回り込む縁辺容量である。後者が大きいほど電子1個の効果は薄まり、電圧の階段がノイズへ沈む。

しきい値電圧とは、トランジスタが電流を流し始める境目のゲート電圧である。浮遊ゲートに電子が加わると、チャネルを開くために必要な電圧がずれる。メモリはこのずれを読み、電子の有無をbitへ変換する。したがって0.5Vという値は、蓄えた電荷量そのものより、1電子が読み出し回路へどれだけ大きな差を渡せるかを表す。

旧素子では、推定した縁辺容量がゲート間容量の約100倍に達していた。著者らは当時から、縁辺容量を減らせば55mVより大きな変化を得られると指摘していた。しかし、素子を小さくするとチャネル側壁の影響が相対的に強まり、単純な微細化がかえって単一電子を見えにくくする。この逆説が長く残った。

復旦大学の素子は、ドレイン、チャネル、ソースを同一平面にそろえ、ゲート、電荷を保持する層、チャネルを自己整合させた。原子層級に薄い二次元チャネルとエッジコンタクトを使い、立体的なチャネル側壁から回り込む電界を小さくする。この共面構造がゲートとチャネルの間に生じる寄生的な縁辺容量を抑え、電子1個による0.5Vの非揮発性シフトを可能にした。

原子層級の材料に加え、容量を決める幾何構造が効いている。電子1個の電荷量は変えられないため、その電荷が作用する容量を小さくして、同じ1個からより大きな電圧差を取り出した。微細化で増えた寄生効果を、素子の配置から組み直したのである。

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「量子メモリ」でも、保持するのは古典ビット

新素子は、電荷を入れる電圧にも離散的な振る舞いを示した。中国科学院半導体研究所のShushen Liは、この研究を論じたJournal of Semiconductorsの編集論文で、隣り合う状態へ進むための最小プログラム電圧が量子化され、測定範囲ではしきい値の変化がパルス時間にほぼ依存しなかったと説明している。電圧を少しずつ増やしても記憶状態が連続的に滑らず、電子数に対応した段階で切り替わるという意味だ。

研究チームはさらに「状態密度のはさみ」と呼ぶ理論を提案した。蓄積層の電子状態密度を設計すると、ある量子状態が途中で消えると予測し、自己整合したデュアルDirac構造で対応する現象を観測した。電子を1個ずつ数える操作から踏み込み、材料の電子構造を通じて利用できる記憶状態そのものを選べる可能性が生まれる。

一方、この素子が保持する情報は「電子がいるか、いないか」で表す古典的なビットである。任意の量子重ね合わせを保持したり、量子もつれを保存したりする量子コンピューター用メモリの実証ではない。「量子」は、1電子の離散的なエネルギー状態とプログラム挙動を利用する点にかかる。

Liは、新素子のプログラムエネルギーを1bit当たり約5aJ（アトジュール）と見積もった。これは素子レベルの推定値であり、配線、選択トランジスタ、読み出し回路を含むメモリアレイの消費電力ではない。それでも、1電子の信号を0.5Vまで広げられたため、極小の書き込み電荷と読み出し余裕を同時に狙えることを示す数字ではある。

また、5aJは1回の書き込みで素子に与えるエネルギーの見積もりで、待機時の漏れ電力や読み出し時の増幅コストを含まない。製品として評価するには、セルを動かす周辺回路の電力も加える必要がある。素子の値をスマートフォンやデータセンターの省電力率へ直接換算することはできない。

1電子/bitと大容量チップの距離

「1電子で1bit」は、電荷記憶に使う電子数の下限に達したという主張である。チップの面積当たり容量が理論限界に達したという意味ではない。セルの占有面積、隣接セルとの干渉、選択回路、配線の余白が残るため、1bitを担う電子が減っても、同じ面積に置けるbit数が自動的に最大になるわけではない。

復旦大学の同じ研究グループには、二次元フラッシュを集積した実績がある。2024年のNature Electronics論文では、今回とは異なるMoS2チャネルの構造で1,024個の素子を作り、98％を超える歩留まりを報告した。チャネルは10nm未満まで縮められ、最大4bitの記憶と10万回を超える耐久性も示している。

2025年のNature論文では、別のグラフェンチャネル素子で400psの書き込みと550万回を超える耐久性を実証した。チャネル長0.2µmの400ps素子は5Vで動作している。同グループは微細化と集積を進めながら、別の試作では速度と耐久性を伸ばしてきた。ただし、数字は別の素子構造に属し、今回の単一電子メモリへそのまま移せない。

次の工程は、0.5Vの階段を多数のセルでそろえることだ。1個の電子に結果が左右されるため、セル間のばらつきを抑えなければならない。大規模アレイで保持時間と書き換え耐久性を測り、周辺回路を含めても1電子の読み出し余裕を維持できたとき、電荷数の物理限界がチップ容量と消費電力の改善へ結び付く。