サーバーメモリをCPUの外へ拡張するCXL 3.2対応コントローラが、試験生産に入った。中国の半導体設計会社Montage Technology（澜起科技）は2026年7月30日、メモリ拡張コントローラ（MXC）「M88MX6852」の試験生産を発表した。同社は業界初を掲げている。
この発表の要点は、最大64 GT/sやDDR5-8000という数字よりも製品化の進み方にある。同じ型番は2025年9月、CXL 3.1対応品として主要顧客へのサンプル出荷が始まっていた。今回はSamsung ElectronicsとSK hynixが次世代CXL製品へ組み込み、初期検証を終えた。試験生産とメモリメーカー側の初期検証がそろったことが重要だ。ただし、Montageは試験生産の規模、歩留まり、顧客への供給開始時期を明らかにしていない。
64 GT/sのCXLとDDR5-8000を1チップでつなぐ
M88MX6852は、ホストCPUと外付けDRAMの間に入るCXL Type 3コントローラである。CXL.memを通じて届いたホストのメモリ要求をDDRコマンドへ変換し、CXL.ioで装置の検出や設定、管理を行う。CXLコントローラ、DDR5メモリコントローラ2基、PCIe 6.2 PHY、DDR5 PHY、RISC-Vサブシステムを1チップへまとめた。
ホスト側は最大64 GT/sのx8リンクとして使えるほか、2本のx4ポートにも分割できる。メモリ側はDDR5-8000のUDIMM、RDIMM、基板実装DRAMをサポートする。実装先として想定するのはPCIeアドインカードとEDSFFメモリモジュールだ。
ここで64 GT/sと8000 MT/sは別の場所を測る数字である。前者はPCIe 6.2物理層の各レーンが1秒間に転送する回数、後者はDDR5インターフェースの転送レートを指す。どちらもそのまま実効GB/sにはならず、CXLプロトコルのオーバーヘッドやメモリ構成、アクセスパターンを含むシステム性能も示さない。Montageは実効帯域、総レイテンシ、消費電力を公表していない。
外付け容量を増やせることと、ローカルDRAMと同じ速さで使えることも同義ではない。CXL接続メモリへの要求はホストリンクとMXCを通る。そこで生じる遅延の影響を抑えられるかは、頻繁に触るページをCPU直結メモリへ残し、容量を優先するデータをCXL側へ置く階層化の精度に左右される。最大搭載容量も公表されておらず、64 GT/sだけでシステムの優劣は決められない。
同じM88MX6852は約11カ月でどこまで進んだか
2025年9月のCXL 3.1版と今回のCXL 3.2版は、型番も、64 GT/sのx8リンクとDDR5-8000という主要性能も共通する。つまり今回の新しさを、インターフェース速度の引き上げとして捉えるのは正確ではない。顧客向けサンプルから試験生産へ移り、SamsungとSK hynixがモジュール側で初期検証を終えたことが実質的な変化である。
旧世代とのハードウェア差は明確だ。Montageの製品表によると、CXL 2.0世代のM88MX5891/5851はPCIe 5.0のx8リンクで最大32 GT/s、DDR4とDDR5に対応していた。M88MX6852はPCIe 6.2でレーン当たり64 GT/sとなり、リンク転送レートを2倍にした一方、メモリはDDR5に絞った。パッケージも旧製品の767-ballまたは716-ball FCCSPから、1211-ball FCBGAへ変わっている。
新チップにはSDK、解析ツール、試験ツールも用意する。Intel XeonとAMD EPYCを含む主要サーバープラットフォームとの相互運用を想定しているが、発表で確認できるのはメモリメーカーによる初期検証までだ。CXL Consortiumの正式な適合性リスト掲載や、特定CPUとの認証取得とは分けて考える必要がある。
CXL 3.2の本丸は速度よりメモリ運用にある
CXL 3.2は2024年12月3日に公開された。64 GT/sの物理層はCXL 3.0世代ですでに導入されている。3.2では、メモリ機器を監視・保守する仕組みとOS連携を整え、セキュリティも拡張した。
代表例がCXL Hot-Page Monitoring Unit（CHMU）だ。メモリページのアクセス頻度を標準化された方法で監視し、頻繁に使うデータを高速なメモリへ、アクセスの少ないデータを容量重視の層へ移しやすくする。CHMU自体がページを移動するわけではなく、配置を決めるOSや管理ソフトへ判断材料を渡す。CXL Consortiumは、アプリケーションを個別に再コンパイルせず、OS側でメモリ階層化を実装できるようにする狙いを説明している。
保守面では、イベントの記録形式を共通化し、稼働中にファームウェアを切り替える機能を加えた。Post Package Repairと性能監視イベントも拡張している。Trusted Security Protocol（TSP）とIDE保護の強化は、複数ホストや仮想マシンが外付けメモリを扱う際の信頼境界を整える。
ただし、CXL Consortiumによれば、装置が「CXL 3.2製品」と名乗るための版番号をハードウェアが登録する仕組みはない。ソフトウェアは実装された機能を個別に見つけて使う。したがってCXL 3.2対応という表示だけで、規格にある全オプション機能が有効だとは判断できない。量産システムでは、必要な機能と相互運用試験の結果を確かめる必要がある。
容量を動かす実証の次は量産性と実負荷性能だ
Montageは試験生産に先立つ2026年4月、同社のCXL 3.2 x8コントローラを使ったDynamic Capacity Device（DCD）の実機デモを公開している。リンクを2本のGen6 x4へ分け、2台のホスト間でメモリ容量を動的に割り当てた。
デモではHost 1の64 GBを72 GB、80 GBへ段階的に増やし、割り当てを解放して72 GB、64 GBへ戻した。続いて共有プールからHost 0へ8 GBを割り当て、32 GBから40 GBへ増設した。再起動せずに容量を追加、返却、別ホストへ再配分できることを示した機能実証である。
一方、この構成はコントローラだけでは成立しない。Fabric ManagerとOrchestrator、DCD対応パッチを入れたLinux、Multi-Head Device用ファームウェアを組み合わせていた。負荷をかけた状態での性能、大規模な障害復旧、運用ソフトの成熟度は別に検証しなければならない。
CXL 4.0仕様は2025年11月18日に公開され、128 GT/sを定義した。それでも2026年にCXL 3.2チップの試験生産が意味を持つのは、仕様公開からシリコンの設計・製造、メモリモジュールへの統合、ホストやOSとの検証までが同時には終わらないためだ。M88MX6852が量産へ移る時期と、SamsungやSK hynixがどの製品として出荷するか。次に問われるのは規格番号ではなく、実際のシステムで容量を増やしながら遅延と消費電力を抑え、運用コストを下げられるかである。
