• 何が起きた: Nagare Labsが酸化物半導体を使った新型メモリ「Z2RAM」を発表し、Playground Global主導の資金調達で500万ドルを確保した。
  • 見立て: 計画どおりSRAMの5倍の記憶密度を実現できれば、1兆パラメータ級モデルの重みを格納するために必要なGroq 3 LPUの数は、1,024個から約205個に減る可能性がある。ただし、これはメモリ容量だけに着目した単純試算である。
  • 前提が崩れる条件: 4年以内を目指すメモリタイルのサンプルで、SRAM比5倍という記憶密度が実測できなければ、想定したチップ数削減効果は成立しない。

元Intel CEOのPat Gelsingerが取締役を務める米Nagare Labsは2026年10月26日、ステルスモードを終了し、酸化物半導体を利用した新型メモリ「Z2RAM」を発表した。同時に、Playground Globalが主導する資金調達で500万ドルを確保したことも明らかにしている。同社が目指すのは、SRAMに匹敵するアクセス速度とDRAMに近い記憶密度を両立し、AIアクセラレーターの演算回路のすぐ近くに大容量メモリを配置することだ。第1世代の計画値であるSRAM比5倍の記憶密度が実現すれば、1兆パラメータ級モデルを4ビット量子化して格納するために必要なGroq 3 LPUの数を、単純計算で1,024個から約205個まで減らせる可能性がある。ただし、この5倍という数字は同社のレイアウトシミュレーションに基づく予測であり、実際のメモリ製品で確認された性能ではない。

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1兆パラメータのAIモデルに必要なLPUが1,024個から約205個に減る計算

Z2RAMの基本構造は、2つのトランジスタで構成されるメモリセルだ。一般的なDRAMが1つのトランジスタと1つのキャパシタ（電荷を蓄える素子）を使って1ビットを記憶するのに対し、Z2RAMは書き込み用と読み出し用のトランジスタを利用し、読み出し側のゲート容量に電荷を保持する。独立したキャパシタを必要としないことが特徴である。Nagare Labsの公式サイトによると、2つのトランジスタの間にはシールド構造が設けられ、隣接するセルの動作によって記憶内容が乱されるのを防ぐ仕組みになっている。

共同創業者でGeorgia Institute of Technology教授のSuman Dattaは、The Registerの取材に対し、Z2RAMは速度の面ではSRAMに匹敵し、データを保持する仕組みはDRAMに近いと説明している。DRAMでは読み出し時にキャパシタの電荷が変化するため、データを復元する再書き込み処理が必要になる。一方、Z2RAMでは蓄えた電荷を失わずに読み出せる非破壊読み出しを採用しており、こうした処理に伴う遅延を抑えられるという。ただし、SRAMと同等の速度が実際の製品で得られるかどうかは、今後の検証が必要だ。

Z2RAMのもう一つの特徴は、メモリセルを垂直方向に積層する製造方法にある。HBMは別々に製造したDRAMダイを積み重ね、接合して大容量化する。これに対し、Z2RAMは1枚のダイ上に酸化物半導体のメモリ層を順次形成する構造を目指している。Dattaは、複数のDRAMダイを積むHBMよりも、同じダイ上に記憶層を重ねる3D NANDフラッシュに近い製造方法だと説明した。同社によれば、既存のCMOS製造プロセスと深紫外線（DUV）露光を利用でき、極端紫外線（EUV）露光を使わずにメモリ層を形成できる設計だという。

動作温度への対応も重視している。Nagare Labsは、従来のDRAMを演算チップの上に積む場合、DRAMをおおむね95℃以下に保つ必要があり、下層のロジックの動作条件を制約すると説明する。一方、Z2RAMに用いる酸化物半導体は、トランジスタがオフの状態で流れる漏れ電流を非常に小さくできる。そのため、高温になりやすいAIアクセラレーターの近くでも電荷を長時間保持でき、頻繁なリフレッシュによる電力消費も抑えられるという。

こうした構造が計画どおりの記憶密度につながれば、AIチップの設計に大きな変化をもたらす可能性がある。例えばAMDの3D V-Cacheでは、64MBのSRAMタイルをCPUチップレットに接合してキャッシュ容量を増やしている。仮にZ2RAMが同じ面積でSRAMの5倍の記憶密度を達成できれば、64MB相当の面積に320MBを格納できる計算になる。もちろん、これは面積と密度の比率に基づく理論的な比較であり、AMDがZ2RAMを採用する計画を示したわけではない。

この考え方を、SRAMを重視するAI推論アクセラレーターに当てはめると、効果はさらに大きくなる可能性がある。NVIDIAの公式技術解説によると、Groq 3 LPU（LP30）は1チップ当たり500MBのオンチップSRAMを搭載している。SRAMは非常に高速だが、記憶密度が低く、巨大なAIモデルの重みを保持するには多数のチップが必要になる。

例えば、1兆パラメータのAIモデルの重みを4ビットで量子化した場合、必要な記憶容量は単純計算で約500GBとなる。500MBのSRAMを搭載するLPUだけで格納する場合、理論上は約1,000個が必要だ。NVIDIAのGroq 3 LPXは256個のLPUを1ラックに収容し、ラック全体で128GBのSRAMを搭載するため、4ラック分の1,024個を使えば合計512GBとなり、モデルの重みを収容できる計算になる。ただし、これは重みの容量だけを考えたもので、実際の推論に必要な作業領域は含めていない。

仮にZ2RAMが同じメモリ実装面積で5倍の記憶密度を達成し、LPUのSRAM領域を置き換えられるとすると、1チップ当たりのメモリ容量は500MBから2.5GBに増える。1,024個を基準に単純に5で割れば約205個となり、1兆パラメータ級モデルの重みを格納するために必要なLPUの数を大幅に減らせる可能性がある。同じ計算を8ビット量子化に当てはめれば、2,048個から約410個に減る。ただし、この試算はチップ数がメモリ容量に反比例すると仮定したものであり、実際のチップ数やシステム構成を予測したものではない。

現実には、AI推論に必要なのはモデルの重みを保存する領域だけではない。KVキャッシュや中間データの保持に加え、演算性能、チップ間通信帯域、メモリのアクセス速度などもシステムの規模を左右する。また、Z2RAMの5倍という密度は特定のSRAM設計との比較に基づいており、既存のGroq 3 LPUをそのまま置き換えた場合にも同じ倍率が得られるとは限らない。したがって、約205個という数字は、Z2RAMの記憶密度向上がAIシステムに与えうる影響の規模を示す、条件付きの試算である。

なお、Z2RAMによって1チップ当たり2.5GBを格納できたとしても、NVIDIAのRubin GPUが搭載する288GBのHBM4と比較すると、その容量は1%にも満たない。Z2RAMが目指しているのは、HBMを単純に置き換えることではなく、演算回路のすぐ近くに高速かつ比較的大容量のメモリ層を設けることだ。その価値は記憶容量だけでなく、メモリと演算回路の間のデータ転送距離を短くし、帯域幅やアクセス遅延、消費電力を改善できるかにある。

SRAMの5倍の密度、DRAMの14倍の速度はまだ予測値

ここで重要なのは、試算の前提となる性能が、現時点では実証されていないことだ。Nagare Labsの公式サイトには、第1世代Z2RAMの目標として「DRAMの14倍の速度」「SRAMの5倍の記憶密度」「SRAMの約3分の1の読み出しエネルギー」という3つの数値が掲載されている。しかし、いずれも第1世代の予測値と明記されており、製品の実測性能ではない。特に記憶密度については、2nmプロセスの高密度SRAMを基準としたレイアウトシミュレーションから算出された数値だ。

この比較条件は、Groq 3 LPUのチップ数削減を考えるうえで大きな不確実性となる。Nagare Labsが比較対象としているのは2nm世代の高密度SRAMであり、Groq 3 LPUに搭載されているSRAMと同じプロセス世代やセル面積であるとは限らない。異なる設計条件で得られた密度比を、そのままGroq 3 LPUの容量に適用することはできない。したがって、1,024個から約205個という数字は、5倍の密度向上が同じ面積でそのまま成立するという仮定に基づくもので、実際に必要なLPUの数を示すものではない。

実機による裏付けも、まだ限定的だ。DattaはThe Registerの取材で、現在の技術開発は実験室での試作段階にあると説明している。Nagare Labsは、大学のクリーンルームで進めてきた研究を製造規模の大きな環境へ移すため、研究開発用の半導体製造施設を持つ提携先を探している段階だ。動作するメモリタイルのサンプル提供は今後4年以内、量産品の出荷開始は10年以内を目標としている。2026年10月を起点にすれば、サンプルは2030年ごろまで、量産は2036年ごろまでを目指す長期計画となる。

今回調達した500万ドルも、半導体メモリの事業化に必要な投資規模を考えると初期段階の資金といえる。1ドル150円で換算すると約7億5,000万円であり、新しいメモリ技術を量産可能な状態に仕上げるには、今後も製造施設や装置、プロセス開発、信頼性評価などに継続的な投資が必要になる。既存の半導体製造設備を活用できるという同社の方針は、こうした負担を抑えるうえで重要だが、製造コストや量産歩留まりがどの程度になるかはまだ分かっていない。

開発の進捗にも、試作と製品設計の間に隔たりがある。同社の公開年表によると、2025年には4層に積み重ねたトランジスタ構造の試作に成功し、2026年には長期安定性に関する成果を得た。一方、第1世代の製品構想では、1枚のダイに6層のメモリを形成する設計を想定している。つまり、4層構造の試作実績はあるものの、計画する6層のメモリアレイを製造し、SRAM比5倍の密度を実測で確認できたわけではない。

Datta自身も、新型メモリ技術の事業化が難しいことを認めている。過去には数多くのメモリスタートアップが誕生したものの、製品化や市場への普及に至らなかった例も多い。たとえ優れた技術を開発しても、半導体メーカーが求める厳格な仕様や信頼性基準を満たせなければ、実際のシステムに採用されない可能性がある。

それでもZ2RAMの可能性を評価する理由は、計画値が実現した場合の効果が大きいためだ。仮に密度向上が目標の5倍に届かず、その半分の2.5倍にとどまったとしても、メモリ容量だけに着目した試算では、1,024個のLPUを約410個に減らせる余地がある。つまり、記憶密度の改善がチップ数の削減につながるという考え方自体は成立するが、どの程度の効果が得られるかは実測性能に左右される。現時点で評価できるのは、その可能性であって、製品としての性能が保証されたわけではない。

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3D接合の標準化と酸化物半導体の信頼性が実用化の鍵

Gelsingerは、過去30年間、広く普及したメモリ技術はSRAM、DRAM、フラッシュメモリの3種類が中心だったと指摘し、Z2RAMが新たな選択肢になりうると期待を寄せている。しかし、実用化には記憶密度やアクセス速度とは別の課題がある。その一つが、演算チップとの接続方法だ。

Z2RAMは、メモリ層を1枚のダイ上に積み重ね、そのメモリダイをAIアクセラレーターの演算回路の上に配置する構想を採用している。メモリ層同士は成膜によって一体的に形成する一方、演算チップとの統合には3D接合技術が必要になる。共同創業者のShimeng Yuは、The Registerの取材で、新しいメモリをAIアクセラレーターへ接続するための標準仕様が現時点では存在しないと説明した。メモリの大容量化と高速化を生かすには、チップ間を高密度に接続する技術が欠かせないが、その方法が標準化されていないという。

AMDの3D V-Cacheも、SRAMをCPUに積層する技術として実用化されているものの、接続方式はAMD独自の設計に基づいている。Z2RAMを幅広い半導体メーカーに採用してもらうには、既存の製造プロセスや実装技術との互換性に加え、電気的な接続仕様や信号伝送、電力供給、熱設計などを整える必要がある。共通仕様が確立されなければ、Nagare Labsが独自のインターフェースを開発し、各社のアクセラレーターに合わせて調整する必要が生じる可能性もある。その負担は、技術の普及を左右する重要な要因となる。

メモリセル自体の信頼性も大きな課題だ。酸化物半導体には、高温環境での動作や放射線に対する耐性の面で利点がある一方、材料内部に原子の欠損が生じやすいという問題がある。Dattaによると、わずか数個の電子の影響でトランジスタのしきい値電圧が変化するだけでも、メモリセルの状態が乱れる可能性がある。しきい値電圧とは、トランジスタがオンになる際の基準となる電圧であり、その変動はデータの保持や読み出しの信頼性に直結する。

Nagare Labsは、こうした不安定性を抑えるため、メモリセルの信頼性改善に多くの開発資源を投入しているという。AIアクセラレーターでは大量のデータを高速に処理するため、メモリの誤動作は計算結果の信頼性やシステム全体の安定性に影響する。単一セルでの動作実証だけでなく、大規模なメモリアレイにした場合のエラー率やデータ保持特性、温度変化に対する耐性、長期間の動作安定性を確認する必要がある。

一方で、製造面には既存技術を活用できる可能性がある。Nagare Labsによると、Z2RAMに使う酸化物半導体は、現在のディスプレイ製造で量産されている材料と同じ系統に属する。また、メモリ層の形成には標準的なCMOS製造プロセスや300mmウェハー対応の設備を活用し、DUV露光で製造できる設計を目指している。EUV露光装置を使わずにメモリ層を増やせるのであれば、先端リソグラフィ装置に依存せず記憶容量を拡大する選択肢が生まれる。ただし、既存の材料や装置を利用できることと、高い歩留まりで量産できることは別の問題である。

Z2RAMの将来性を判断するうえでは、今後の開発で確認すべき条件が明確になっている。最も重要なのは、Nagare Labsが4年以内を目指すメモリタイルのサンプルで、SRAM比5倍という記憶密度を実際に達成できるかどうかだ。実測値がこの水準に届かなければ、今回試算したLPUの削減幅をそのまま期待することはできない。また、動作速度や消費電力、データ保持時間が計画値に近い水準となるかも重要だ。

さらに、3D接合の仕様が整い、AIアクセラレーターを開発する半導体メーカーとの共同設計が進むかどうかも普及を左右する。仮にメモリセル単体で優れた性能を示しても、演算チップとの統合が難しければ、システム全体としての利点を生かせない。逆に、実際のサンプルで5倍の記憶密度が確認され、接続方式と信頼性の課題を解決できれば、AIアクセラレーターは演算回路の直上に大容量の高速メモリを配置できるようになる。

Z2RAMの可能性は、SRAM、DRAM、HBMのいずれかを単純に置き換えることではなく、従来は容量とアクセス速度の両立が難しかった領域に、新しいメモリ階層を設けられる点にある。メモリ容量の制約によって多数のチップを必要としていたAI推論システムでは、チップ数やデータ転送の削減につながる可能性がある。ただし、その効果がどこまで得られるかは、実機での性能と製造・実装技術の完成度にかかっている。今後のサンプル開発で、同社が掲げる密度、速度、消費電力の目標を実測値として示せるかが、最初の重要な判断材料となる。