AIの計算では、モデルのデータを置くHBMと、演算器の近くで高速に働くオンチップSRAMが、別々に容量の壁となる。NEO Semiconductorは8月4日、この二つをX-SRAMと3D X-DRAMで扱う「NEO.AI」を発表した。今回新たに公開したX-SRAMと、4月にシリコンPoCを公表した3D X-DRAMを同じ基盤にまとめた点が発表の中身である。もっとも、製品仕様や出荷計画が示されたわけではない。容量の倍率には公式資料間の不一致も残る。
AIメモリの二つの詰まりを一つの基盤で扱う
NEO.AIが分けて扱うのは、オンチップのAIキャッシュとHBMの容量である。前者は演算器に近いSRAM、後者はモデルのデータを収める高帯域メモリに当たる。どちらか一方の容量を増やしても、もう一方の制約が残れば、AIアクセラレーター全体のメモリ階層にある壁は消えない。NEOはこの二つにX-SRAMと3D X-DRAMを割り当て、プラットフォームとして提案した。
同社の発表は、メモリを一種類の部品として置き換える話ではない。平面上で面積を使うオンチップキャッシュと、積層して容量を増やすHBMで、異なる設計上の問題を狙う。したがって、NEO.AIを導入すれば、GPUにすでに搭載されている既存のHBMやSRAMを置き換えられる製品だと読むことはできない。公表資料が示しているのは、商用化へ向けた技術基盤とその経路である。
X-SRAMはオンチップAIメモリの容量拡大を狙う
X-SRAMは、従来のSRAMが6トランジスタ（6T）セルを使うのに対し、NEOが2トランジスタの新しいセル構成と説明する技術である。同社は現行の2次元設計について、従来SRAM比で最大5倍の密度と、SRAM級の性能、先端ナノシートCMOSプロセスとの互換性を主張する。ただし、これはNEOの最大密度の主張であり、AIアクセラレーターが5倍高速になることを意味しない。
同社の技術ページは、現在のオンチップAIメモリ（SRAM）を200〜400MBと置き、X-SRAMで1〜2GBを可能にするとしている。この容量も実装済みチップの測定値ではなく、同社が示した到達目標である。FMS 2026のアジェンダには、SRAMが先端プロセッサのダイ面積の40〜70%を占め得るとの記述と、NEO.AIによるオンチップ密度5〜10倍という説明があるが、いずれもイベントページと会社側の資料に基づく値で、独立ベンチマークではない。
さらにNEOは、将来の3次元X-SRAMでオンチップAIメモリ容量を20〜40倍へ広げるロードマップも掲げる。現時点で公開資料にあるのは2次元X-SRAMの説明であり、X-SRAMのシリコン実証、実測性能、容量を決める実装条件、商用化時期は明らかにされていない。
3D X-DRAMはHBM容量を縦に積む
3D X-DRAMは、3D NANDの製造プロセスを活用してDRAMを積層する考え方だ。NEOは1T0C、1T1C、3T0Cというセルの系統を示している。1T1Cと3T0CにはIGZOを用い、3T0Cは電流検出を使うため、インメモリコンピューティングやAI向けに適すると説明する。容量を縦方向に増やす狙いはX-SRAMとは異なる。
4月に公表したシリコンPoCは、NEOが会社発表で報告した、セル種、層数、アレイ規模が明らかにされていない試作チップの結果である。したがって、以下の数値を1T0C、1T1C、3T0Cの3種類全体の実測値とみなすことはできない。NEOによると、読み書きレイテンシは10ns未満、85℃でのデータ保持は1秒超、ビット線・ワード線のディスターブも85℃で1秒超、耐久性は10の14乗サイクル超だった。データ保持については、JEDECの64msと比較している。PoCはNYCU IAISと共同で開発し、NIAR-TSRIで既存の3D NAND向けインフラを使って製造・試験した。NEOは装置、材料、プロセスも既存のものを用いたとしている。
ここで確認できるのは、試作チップの電気特性と信頼性挙動である。HBMモジュールの容量、多層アレイの歩留まり、価格、消費電力や放熱、採用顧客を示す実測ではない。PoCで得た10ns未満や1秒超、10の14乗サイクル超という値を、3D X-DRAMの容量倍率と結び付けることはできない。
PoCの先に残る量産の条件
既存の3D NAND由来のインフラとプロセスを利用できるなら、新規の製造基盤を一から立ち上げる場合とは異なる道筋を描ける。それでも、量産性を決めるのはアレイレベルの実装と多層テストチップ、そして歩留まりである。NEO自身もPoCの次段階として、これらの開発とパートナーとの協議を挙げ、ライセンスおよび提携モデルを追求するとしている。メモリメーカー、ファウンドリー、AIアクセラレーターの採用先や提供時期は未確定だ。
容量の説明にも、整理すべき点がある。8月4日の発表文は、次世代HBM向けに従来DRAM比で最大10倍の容量を主張する。一方、FMS 2026のアジェンダとNEOの3D X-DRAMページは、それぞれのプラットフォーム説明で最大8倍と記す。分母、構成、測定の基準が公開されていないため、両者を照合して一つの確定仕様にはできない。10倍は発表文にある最大主張として扱うべきで、実測値でも保証値でもない。
2025年のホワイトペーパーには、特定の1T1C設計で最大512Gb、450秒超の保持、ハイブリッドボンディングによる最大32KビットのHBMバス幅といった記載もある。これらは設計・シミュレーションに関する数値で、2026年のシリコンPoCとは別の層にある。NEO.AIを量産技術として評価するには、容量倍率の比較条件に加え、多層アレイでの電力、熱、歩留まり、コストを含む結果が必要になる。
