PsiQuantumとAMDは2026年11月12日、誤り耐性量子コンピューターの計算基盤を共同設計する提携の拡大を発表した。AMDはPsiQuantumへの出資を計画しており、金額は公表されていない。発表の2日前には、両社の研究者15人が、光方式の誤り訂正で誤りを推定する処理（デコーダー）をAMDのFPGA（回路構成を書き換えられる半導体）に載せる設計を報告した論文をarXivに投稿しており、リリースはこの論文を挙げている。論文は、距離8のブロックの復号レイテンシーが、ネットワーク全体を実装した250 MHz動作で10.11マイクロ秒になると報告している。論文が採用した目標は10マイクロ秒である。要旨に掲げられた6.59マイクロ秒はこれとは別の条件の値であり、論文の数字が必要な速度にどこまで近いかは、その条件を見て初めて判断できる。
AMDの出資は計画段階、提携はFPGAからGPUとCPUへ広がる
両社の発表によると、提携の出発点はPsiQuantumが誤り耐性プラットフォームの開発用に選んだAMD Versal FPGAだ。今回の拡大でAMD Instinct GPU、AMD EPYC CPU、ROCmソフトウェアスタックが加わり、PsiQuantumはシリコンフォトニクス（シリコン半導体の製造技術で光回路を作る技術）の基盤を提供する。目的は、実用規模の誤り耐性量子コンピューターの運用に必要な計算基盤と、量子計算、HPC（高性能計算）、AIを組み合わせるハイブリッド応用の共同設計である。AMDのCTOであるMark Papermasterは、量子計算でも大規模なシステムを作るには古典計算での主導的な地位が欠かせないと述べた。
資金面と拠点は、まだ計画や検討の段階にある。Reutersによると、AMDはPsiQuantumへの出資を計画しており、両社は金額を開示していない。Illinois Quantum and Microelectronics Park（IQMP）への拠点設置も、両社は「検討する」としている。PsiQuantumはこのパークの中核テナントで、パークは2025年9月30日に起工した。
PsiQuantumは2025年9月10日、評価額70億ドルでシリーズEの10億ドルを調達し、NVIDIAのNVenturesも参加した。CEOのVictor Pengは元AMD社長で、AMDが買収したFPGA企業Xilinxの元CEOだ。PsiQuantumの発表によると、2026年2月10日に暫定CEOに就任し、7月15日の発表時点では正式なCEOになっていた。
応用先としてまず挙がるのは医薬品研究と創薬だ。両社は、PsiQuantumの計算化学手法がAMDのハードウェア上ですでに動いており、腫瘍領域の創薬に関わる共有結合性阻害剤のシミュレーションで初期の成果が出たと説明している。この成果について、数値や比較対象は示されていない。リリースはまた、提携が米エネルギー省（DOE）のQuantum Genesis Priority Applications（QGPA、量子計算の優先応用）と合致するとも説明する。DOEのページによると、8つの優先応用は化学や材料などの4領域にまたがり、DOEは新興応用としてプラズマ物理、生化学、最適化などを注視している（2026年10月8日公開）。
リリースは、PsiQuantumの研究者がAMDと組み、高精度な機械学習デコーダーのPRISMを、プログラム可能なハードウェアアクセラレーターでの低遅延な実装に向けて最適化したと説明し、論文へのリンクを付けている。両社はこの設計を、速度と精度を両立した、実用規模の光方式量子計算向けのリアルタイム誤り訂正の設計だとしている。提携の技術面で数字を確認できるのは、この論文だ。論文は査読前のプレプリントで、著者15人のうち9人がPsiQuantum、6人がAMDの所属である。
光方式の誤り訂正で、デコーダーの遅れが論理クロックを落とす仕組み
誤り耐性量子計算では、量子ビットの測定結果（シンドローム）から、どこで誤りが起きたかを推定する古典側の処理が要る。これがデコーダーだ。デコーダーが量子側の処理に遅れると、魔法状態（一部の演算に使う特殊な量子状態）の注入などのフィードフォワード操作（先の測定結果に応じて次の操作を決める処理）がその結果を待たされ、論理クロックが落ちる。デコーダーの速度は、計算の進む速さを直接左右する。
PsiQuantumの光方式では、消失誤りが支配的な誤りの一つになる。フュージョン型量子計算は、小さなもつれ状態どうしを測定（フュージョン）でつなぎ合わせて計算を進める光方式の手法で、光子の損失や確率的なフュージョン測定が消失誤りを生む。消失誤りは、どの量子ビットの情報が失われたか位置が分かる誤りだ。PRISMはPsiQuantumとAMDの研究者が開発したTransformerベースの機械学習デコーダーで、この位置情報を入力に使う。
論文によると、PRISMは表面符号、カラー符号、量子LDPC（低密度パリティ検査）符号に基づく誤り耐性プロトコルで、距離24まで評価された。距離は誤り訂正符号の大きさを表す指標で、大きいほど多くの誤りに耐える。著者らは、整数計画法（ILP）に基づくデコーダーと同等の論理エラー率（誤り訂正の後に残る誤りの発生率）を、大幅に短い時間で出したと報告している。この同等性は、閾値の50%までの誤り率を含む条件での結果だと説明されている。
ただし、この同等性は量子化前のPRISMの結果である。FPGAに載せたのは別の量子化版だ。
要旨の6.59マイクロ秒は400 MHzの見積もり、全体実装では10.11マイクロ秒
論文がFPGA実装に設定した目標は、距離8のlinked-loopy-diamond（LLD）周期ブロックあたり10マイクロ秒である。LLDは論文が評価に使ったフュージョンネットワークの一種の名称だ。論文はこの目標を採用した理由を、物理クロック1 GHz以上を前提に論理サイクル時間を1ナノ秒から10マイクロ秒の間で調整できる、インターリーブ型の光方式にこの規模が当てはまるためとしている。距離8のブロックの復号問題は、距離8の表面符号を8ラウンド分復号する問題におおむね相当する。
実装先はAMD Versal Premium VP1902である。AMDが2023年6月27日に発表したエミュレーションとプロトタイピング向けのアダプティブSoCで、AMDは自社比較で世界最大のFPGAベースのSoCと称している。ロジックセルは1,850万、論文によるとLUT（FPGAの基本的な論理素子）は8,460,288個だ。載せたモデルは量子化版のQ-PRISMで、モデル次元dMが32、並列度が[5,1]の構成である。論文表IIの値は次のとおりである。
| 動作周波数 | 確認の方法 | サイクル数 | レイテンシー | 1ブロックあたりの平均復号時間 |
|---|---|---|---|---|
| 250 MHz | ネットワーク全体を実装 | 2,528 | 10.11マイクロ秒 | 2.39マイクロ秒 |
| 400 MHz | モデルを構成するメッセージパッシング層とperceiver層を1層ずつ実装して達成を確認 | 2,636（108サイクル追加） | 6.59マイクロ秒 | 1.56マイクロ秒 |
距離8のLLDブロックの復号は、論文の目標10マイクロ秒に対し、全体を実装した250 MHz動作で10.11マイクロ秒、単一層の実装から見積もった400 MHz動作で6.59マイクロ秒だった。10.11マイクロ秒は目標より0.11マイクロ秒長く、6.59マイクロ秒は目標より短い。
ただし後者は、全体を実装して確かめた値ではない。論文の要旨と結論が掲げるのは6.59マイクロ秒だが、400 MHz動作は層ごとの実装で達成を示したもので、400 MHzでの全体実装は今後の課題とされている。論文はこの点について、パイプライン設計とVP1902の資源量から、ネットワーク全体の周波数は成分ごとの周波数から十分に予測できると述べている。
レイテンシーは、1ブロックの最初の入力から出力が完了するまでの時間で、入力の読み込みを含む。実時間ではシンドロームが逐次入力されるため、論文はこの値がさらに縮みうると書く。1ブロックあたりの平均復号時間は、ブロックを連続して処理したときに1ブロックに要する時間の平均である。10マイクロ秒の目標と比べるのはレイテンシーの列だ。
論文は、サイクル数をRTL（回路の動作を記述した設計レベル）のタイムライン測定から、周波数をAMDの設計ツールVivado 2026.1でのFPGAへの割り当てとタイミング確認から求めている。時間はサイクル数を周波数で割って決まり、10.11マイクロ秒は2,528サイクルを250 MHzで、6.59マイクロ秒は2,636サイクルを400 MHzで割った値になる。周波数を上げるとタイミングの確保にサイクルが108増えるが、1サイクルが短くなる効果のほうが大きく、全体の時間は縮む。
FPGAに載せたのは2ビットの量子化版、精度については論文に二通りの記述がある
量子化は、重みや計算を少ないビット数で表す手法である。回路を小さく速くできる代わりに、精度が落ちうる。FPGA向けのモデルは2ビットの重みと活性化値を使い、重みは3値だ。作り方は、低ビット精度で動かすことを前提に精度の低下を織り込んで学習させる、量子化を考慮した学習である。PRISMの学習は、AMD Instinct MI350X GPUで行われた。
論文は、量子化したモデルは図3の参照デコーダーより精度が低いと記す一方、量子化を考慮した学習で得たモデルの論理エラー率は量子化前のモデルに匹敵するとも述べる。付録Dは、量子化前後のモデルで論理エラー率が同程度だった実験について、学習設定が異なるため量子化による精度低下を切り分けた比較ではないと断っている。前節のILPとの同等性は量子化前のPRISMの結果で、10.11マイクロ秒や6.59マイクロ秒は量子化版の値だ。精度と速度を、同じモデルの性能として並べて読むことはできない。
論文は、より並列度の高い構成についても見積もりを示した。並列度[24,5]の構成では、dM=16で3.39〜4.99マイクロ秒、dM=32で3.5〜5.16マイクロ秒である。dM=16は十分な論理エラー率を出せるモデル改良が前提で、dM=32は容量の大きい将来のFPGAが前提だと論文は書く。いずれも実装した値ではなく見積もりで、10.11マイクロ秒と同列には置けない。
400 MHzの全体実装と大きな距離、論文が残した確認点
目標との差を読むための確認点は二つある。一つは、400 MHzの全体実装である。論文は成分ごとの周波数から全体を予測できると述べるが、全体の割り当ては今後の課題として残した。もう一つは、量子化版の精度である。付録Dの比較は量子化だけの影響を切り分けておらず、10.11マイクロ秒と6.59マイクロ秒を出した2ビット版の精度は、この比較から読み取れない。
両社は、11月15〜20日にシカゴで開かれるSC26で、提携について詳しく説明する予定だ。
著者らは、実用規模で必要になる大きな距離でも10マイクロ秒未満のレイテンシーは可能だと見込み、手段にデコーダーの構造、量子化、ハードウェアの改善を挙げる。ただし、FPGAで実装したのは距離8だけで、大きな距離での実装は論文に示されていない。
