NVIDIAの次世代GPU「Rubin」の消費電力は、独立系分析により1,800〜2,300 Wと推定されている。これは家庭用エアコンの室外機1台分に匹敵する。それが1つのラックに72基並ぶVera Rubin NVL72では、ラックあたり最大600 kW、つまり日本の一般家庭約500世帯分の電力が、一つのサーバーラックに集中する。

この数字が意味するのは、AIチップの性能向上がそのまま熱との戦いになっているという事実だ。TrendForceが2026年8月17日に発表した調査によると、NVIDIA、AMD、GoogleのAIチップのTDP（熱設計電力）はすでに個別チップで1 kWを突破し、ラックスケールでは数百kWに達している。液冷の採用率は2023年の6%から2024年に14%、2025年に33%と上昇し、2026年には53%、2027年には約60%に達する見通しだ。3年間で10倍近い普及速度である。

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「性能を上げれば熱は後で考える」が通用しなくなった理由

半導体の熱設計は、かつては設計フローの最終段階で処理される「後始末」だった。モノリシックな単一チップの時代、エンジニアはパッケージの熱抵抗値と周囲温度からジャンクション温度を概算し、上限（CMOSで約105°C、DRAMで約85°C）を超えないことを確認すればよかった。Amkor TechnologyのMike Kelly副社長が指摘するように、それは比較的単純な計算で済む問題だった。

状況が変わったのは、チップレット時代の到来と3D積層の普及だ。複数のダイを近接配置し、さらに垂直方向に積み上げると、熱は逃げ場を失う。特にHBM（高帯域メモリ）はDRAMダイを8層、12層と積み上げる構造上、下層のダイほど温度が上がる。SK hynixが2019年にMR-MUF（Mass Reflow Molded Underfill）を導入したのも、HBM2Eの段階で熱がすでに無視できない水準に達したからだ。2023年には12層HBM3向けにAdvanced MR-MUFを開発し、放熱性能を従来比1.6倍に改善した。HBM3Eではさらに10%の改善を達成している。

しかし、こうした材料レベルの改善にも限界が近づいている。学術誌Electronicsに掲載された2025年のレビュー論文は、12層を超える積層では内部熱抵抗が急激に上昇し、従来のヒートスプレッダーやマイクロチャネルでは対応しきれなくなると分析する。DRAM層を4層、8層、12層と増やした3次元有限要素解析では、12層モデルの最高温度が80°Cに達し、DRAMの許容温度上限に迫った。

熱を「設計の出発点」に据えるSTCOという発想

この構造的な行き詰まりに対して、業界が注目するのがSTCO（System Technology Co-Optimization、システム技術協調最適化）だ。STCOは、チップレットの配置、パッケージ構造、冷却方式、さらにはクロック周波数に至るまで、すべての設計変数を同時に最適化する手法である。熱シミュレーションを設計フローの最初に持ってくる点が、従来との決定的な違いだ。

SynopsysのMarc Swinnen氏（半導体部門プロダクトマーケティングディレクター）は「これらのハイエンドシステムでは、我々はできることの限界にいる。熱シミュレーションはプロトタイピング段階にまで前倒しされた。これは従来の設計フローの正反対の位置だ」と述べている。

STCOの有効性を最も鮮やかに示したのが、imecが2025年12月のIEEE IEDMで発表した研究だ。Yukai Chen氏が率いるチームは、GPU（消費電力414 W）の上に12層積層のHBMを4スタック直接載せた3D構成をシミュレーションした。何も対策を施さないと、GPUのピーク温度は141.7°Cに達する。同じ条件で2.5D実装（インターポーザー上にHBMを並べる従来方式）では69.1°Cだ。つまり、3D積層はGPUの温度を2倍以上に跳ね上げる。

imecのチームは、技術レベルとシステムレベルの対策を組み合わせた。技術レベルでは、HBMスタックのベースロジックダイを除去して熱結合を改善し、隣接スタックを統合して熱の逃げ道を確保し、ホットスポットに熱伝導性の高いシリコンを配置した。システムレベルでは、両面冷却とGPUのコア周波数の半減を適用した。これらの組み合わせにより、ピーク温度は141.7°Cから70.8°Cまで下がった。2.5D実装の69.1°Cとほぼ同等である。

ただし、imecのJames Myers氏（システム技術プログラムディレクター）は「GPUコア周波数の半減はワークロードに28%のペナルティ（AI学習ステップの遅延）をもたらす」と認めている。それでも3D構成は、高いスループット密度によって2.5Dベースラインを上回る全体性能を提供するという。

指標 2.5D実装（従来） 3D HBM-on-GPU（対策なし） 3D HBM-on-GPU（STCO適用後）
GPUピーク温度 69.1°C 141.7°C 70.8°C
HBM配置 GPU周囲（インターポーザー上） GPU直上 GPU直上
パッケージ面積 大きい（HBMが周囲を占有） 小さい 小さい
GPU周波数 通常 通常 半減（28%遅延）

（出典: imec, IEEE IEDM 2025）

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SamsungのzHBM、「メモリをプロセッサの上に置く」という賭け

STCOが設計手法の革新であるのに対し、Samsungが2026年8月4日のFMS（Future of Memory and Storage）カンファレンスで発表したzHBMは、アーキテクチャそのものの再定義を試みる。従来のHBMはAIアクセラレータの周囲に配置されるが、zHBMはHBMスタックをアクセラレータの真上に垂直積層する。データが移動する距離を最小化し、帯域幅と電力効率を同時に高める狙いだ。

Samsungの公式発表によると、次世代ウェーハボンディング技術を用いたzHBMは、HBM5と比較してメモリ密度10倍以上、エネルギー効率3倍、熱抵抗50%以上の低減を実現する。さらに、zHBMを組み込んだ次世代インターフェースシステムはHBM5の約8倍の「性能」を発揮するという。

ただし、Tom's Hardwareが指摘するように、これらの数値には曖昧さが残る。「8倍の性能」が帯域幅を指すのか、アプリケーションレベルの実効性能なのかは明示されていない。比較対象のHBM5自体がまだ規格として確定していない。Samsungは実用化の時期も明らかにしていない。Bloombergの報道によれば、Samsungは2026年後半にHBM4の量産を開始する計画だが、HBM5やzHBMのタイムラインは未定だ。

光で熱を回避するCPOが持つ可能性と新たな矛盾

熱問題へのもう一つのアプローチが、CPO（Co-Packaged Optics、光co実装）だ。CPOは電気信号を光信号に変換してチップ間を接続する。銅配線では抵抗損失と容量性負荷が信号の品質を劣化させ、それが発熱の原因にもなる。光に変えれば、伝搬損失が少なく、帯域幅が広く、信号整合性に優れる。Nature Electronicsが2026年に掲載したレビュー論文は、CPOを「HPCとAIの基盤的通信技術への道」と位置づけている。

ソウル科学技術大学のKim Sung-dong教授は、ETNewsの報道の中で「AI業界はさらなる性能向上よりも熱管理を優先し始めており、CPOとSTCOがその中心にある」と述べた。

しかし、CPO自体が新たな熱問題を生む。光部品、特にレーザーやフォトニック集積回路は温度に極めて敏感だ。Siemensの2026年2月の技術ブログは、CPOでは高出力ASICの近傍に温度敏感な光部品を配置するため、局所的な熱流束が高まり、波長ドリフトや変調コントラストの劣化が起きると指摘する。動的なAIワークロードが急激な温度変動を引き起こし、光性能に直接影響を与える。CPOは熱を「減らす」技術であると同時に、熱に対して「脆弱な」技術でもある。この矛盾をどう解くかが、CPO実用化の分水嶺になる。

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AIがAIチップの熱を設計する、KAISTの実験

KAISTのKim Joung-ho教授（「HBMの父」と呼ばれる）は、熱問題の解決策としてAIそのものを設計に組み込むことを提唱する。彼の研究室では「HBM Design AI Agent」と呼ばれるシステムを運用しており、強化学習を使ってマイクロバンプやTSV（シリコン貫通電極）の配置、デカップリングコンデンサの最適配置を自動探索している。2026年7月には「OpenClaw AI Agent」というプラットフォームを公開し、パッケージ設計、シミュレーション自動化、電源配送ネットワーク解析をAIエージェントに実行させるワークショップを開催した。

この方向性は学術的にも裏付けられつつある。2025年にarXivに投稿された「WarpagePINN」は、物理情報ニューラルネットワーク（PINN）を使ってパッケージの反りと温度分布を同時予測し、従来の有限要素法と比べてCTEパラメータスタディで約1000倍の高速化を達成した。平均絶対誤差は0.2 μmだ。Purdue大学の研究グループも、3次元定常熱伝導を画像変換で解くニューラルネットワークを開発し、FEM比で1663倍の高速化を報告している。

Kim教授はさらに、HBMに続く次世代メモリとして、NANDフラッシュを積層したHBF（High Bandwidth Flash）と、SRAMを積層したHBS（High Bandwidth SRAM）の出現を予測する。KAISTのTERA Labは2026年2月にHBFのセミナーを開催し、GPU-HBM-HBFのハイブリッドメモリ構成におけるワークロード解析を公表した。積層数が増え、アーキテクチャが複雑になるほど、人間の直感だけで熱を制御するのは不可能になる。AIによる設計自動化は選択肢ではなく前提条件になりつつある。

液冷の「標準化」が示すもの

TrendForceのデータに戻ると、液冷採用率の急上昇は、熱問題がすでに「将来のリスク」ではなく「現在の制約」であることを示している。GoogleはAIサーバーの80%以上で液冷を採用し、NVIDIAのVera Rubinプラットフォームはファンレスの全面液冷設計を前提とする。冷却対象もGPUやCPUから、ネットワークインターフェースカード、バスバー、光トランシーバーモジュールにまで広がっている。

年 AIチップ液冷採用率 主な駆動要因
2023 6% 初期採用段階
2024 14% HBM3世代の普及
2025 33% NVIDIA Blackwell世代、TDP 1 kW超え
2026（予測） 53% Vera Rubin、Google TPU全面液冷
2027（予測） 約60% ラックスケール液冷の標準化

（出典: TrendForce, 2026年8月17日）

残された問い

imecのSTCO研究はシミュレーションに基づくものであり、実チップでの検証はまだ行われていない。SamsungのzHBMもコンセプトモデルの段階で、ウェーハボンディングの具体的な技術や製造プロセスは非公開だ。CPOは熱を減らす一方で、光部品自身の温度感受性という新たな制約を持ち込む。PINNや強化学習による設計自動化は有望だが、実際の量産設計フローに組み込まれた事例はまだ限られる。

Kim Sung-dong教授が述べたように、業界は「性能向上」から「熱管理」へと優先順位を移しつつある。この転換が、AIインフラの拡張速度をどこまで支えられるか。答えは、シミュレーションと実機のギャップをどれだけ早く埋められるかにかかっている。