富士通は現地時間8月24日、Hot Chips 2026でデータセンター向けArm CPU「FUJITSU-MONAKA」の内部を詳しく明らかにした。144コアの評価サンプルはすでに出荷を始め、製品版は2027年に出荷する計画だ。新しいのは2nm世代のコア数ではなく、全ラストレベルキャッシュ（LLC）と電源回路を5nmの下層ダイへ移し、その上に2nmコアを積んだ点にある。性能を稼ぐ回路と、微細化の費用対効果が低い回路を分けた設計だ。
2nmは総シリコン面積の30％未満
MONAKAのパッケージには、36コアを収めた4基のコアダイと、その下に重なる4基のSRAMダイがある。中央にはI/Oダイを置く。コアダイはTSMCのN2P、SRAMダイとI/OダイはN5で製造し、N2Pが占めるのは総シリコン面積の30％未満である。
この「30％未満」は、チップ面積を30％削減したという意味ではない。トランジスタ密度と電力効率が性能へ直結するCPUコアにはN2Pを使い、微細化しても縮みにくいSRAM、I/O、アナログ電源回路はN5へ残す。富士通はN5側へ機能を移すことで、製造コストを抑えながら2nmチップの市場投入を早められると説明した。ただし、欠陥密度や積層後の歩留まりは公表していない。
基本仕様は1ソケット144コアで、2ソケットなら1ノード288コアとなる。メモリは8,000MT/s超のDDR5を12チャネル、外部接続はPCI Express 6.0/CXL 3.0を96レーン備える。最先端プロセスの範囲を狭める一方、メモリと拡張I/Oは汎用サーバー向けに広げた。
LLCを別ダイへ出す設計は何が違うか
全LLCはN5のSRAMダイに入り、N2PコアダイとF2Fハイブリッド接合でつながる。AMD 3D V-Cacheが計算ダイへ追加SRAMを積むのに対し、MONAKAはLLC全体を計算ダイの外へ出した。構造は、キャッシュとルーティングを担うアクティブベースタイルへ演算チップレットを積むIntel Clearwater Forestに近い。ただしMONAKAは、コア単位の電圧制御に使うLDOまでSRAMダイへ移している。
富士通は熱、信号遅延、電源供給を積層方向の配置で扱う。発熱が大きいコアダイを冷却面に近い最上部へ置き、コアとLLCの間はF2F接合で距離を詰めた。電力はパッケージからシリコンインターポーザー、SRAMダイ内のTSVとローカルLDOを通り、ハイブリッド接合を経てコアへ届く。
LDOをN5へ置く理由には、コストに加えて電力経路もある。LDOは微細化しても縮みにくいアナログ回路であり、富士通はSRAMダイ上でFMAなど消費電力の大きい演算回路の直下へ配置した。電力を短い経路で安定して供給し、144コアを個別に制御するDVFSを支える狙いだ。
それでも、縦方向の接続がパッケージ全体の遅延を決めるわけではない。Tom's Hardwareによると、Hot Chips会場ではIan Cutress氏が離れたコアダイ間の遅延対策を質問した。富士通はF2F接合を挙げたが、コアダイをまたぐ遅延値は開示しなかった。コアダイ間とNUMA間の実際の経路や遅延は、製品版で確かめる必要がある。
ソフトウェアから見える距離は用途に合わせて変えられる。18コアずつ8つのNUMAノードに分ける低LLC遅延型、36コアずつ4ノードに分ける均衡型、144コアを1ノードとして扱う大容量メモリ型から選べる。4ノード構成では各ノードが近接するL3と3本のDDR5チャネルを持つ。QoS制御用のMPAM IDは最大63で、NUMA設定とは独立して割り当てる。
256bit化はHPCからの後退ではない
富岳のA64FXは48計算コアと2基の512bit SVE演算器、32GiBのHBM2を組み合わせ、理論メモリ帯域1,024GB/sを実現した。MONAKAは1コア当たり2基の256bit SVE2演算器へ幅を狭める一方、計算コア数を3倍の144へ増やす。HBM2をDDR5へ置き換え、HPCに特化した構成から、容量やI/Oを選べるデータセンターCPUへ設計の重心を移した。
| 項目 | A64FX | FUJITSU-MONAKA |
|---|---|---|
| 命令セット | Armv8.2-A＋SVE | Arm v9.3-A＋SVE2 |
| 計算コア数 | 48 | 144 |
| ベクトル演算器 | 2基×512bit SVE | 2基×256bit SVE2 |
| コア内キャッシュ | 製品資料参照 | L1命令64KiB＋L1データ64KiB、L2 512KiB |
| メモリ | 32GiB HBM2、理論1,024GB/s | DDR5 12チャネル、8,000MT/s超 |
| プロセス | 7nm | コアN2P、SRAM/I/O N5 |
| 外部I/O | PCIe Gen3 16レーン | PCIe 6.0/CXL 3.0 96レーン |
256bit化は、富士通が用途を変えた結果である。Tom's Hardwareが報じた会場質疑で、富士通の岡崎良平氏はデータセンター向けにコア面積を小さくし、コスト性能を高めるためだと説明した。約1.47mm²のコアには、2基の256bitロード/ストア、FP8とINT8MM、3段のTAGE系分岐予測器、6基のALUも収める。さらにL1/L2のECCまたは二重化、実行器とレジスタのパリティ、過渡エラー時のハードウェア命令リトライを備える。
狭い実行器を使い切るための仕掛けもある。FPRキャッシュはGEMMのように同じデータを繰り返し使う処理でメインFPRへの再アクセスを避け、読み出し電力を減らす。非整列の256bit SIMDロードが64バイトのキャッシュライン境界をまたいでも、スループットを落とさない。Combined Gatherは64バイト境界内の連続する最大2要素を同時に返し、富士通によればGather命令のスループットを2倍にする。アプリケーション全体が2倍になるという主張ではない。
コアからDDR5までの転送幅も揃えた。SVE2パイプラインとデータファブリックは32バイト幅を2本、L1/L2/L3のキャッシュラインとDDR5のバーストは64バイトである。MONAKAは512bit SVEを維持する代わりに、256bitの2本を途中で詰まらせない方向へ回路を組んだ。
350Wと500W、2つのSKUをどう読むか
富士通は同じ144コアを使い、空冷の高効率SKUと液冷の高性能SKUを用意する。講演で示した性能値はすべて推定で、製品版の実測ではない。
| 項目 | 高効率SKU | 高性能SKU |
|---|---|---|
| TDP | 350W | 500W |
| 冷却 | 空冷 | 液冷 |
| ベース周波数 | 2.1GHz | 2.9GHz |
| DGEMM | 4,355GFLOPS（推定） | 6,013GFLOPS（推定） |
| STREAM Triad | 約500GB/s（推定） | 約500GB/s（推定） |
| INT8 | 69.7TOPS（推定） | 96.2TOPS（推定） |
500W版は350W版よりTDPが約43％高く、DGEMMとINT8の推定性能は約38％増える。公称値を単純にTDPで割ると、高効率SKUの演算性能/TDPは約3％高い。もっとも、TDPは実消費電力ではなく、推定ベンチマークのコンパイラ、メモリ構成、精度条件も十分に開示されていない。公表値から判断できるのは、空冷を前提とする350W版と、液冷で周波数を高める500W版の役割分担までである。
2029年のMONAKA-Xは別世代
富士通のロードマップでは、2027年のMONAKAに続き、2029年に1.4nm世代の「FUJITSU-MONAKA-X」を置く。MONAKA-XはArm SME2をAI処理に使い、富岳NEXTのCPUとしてNVIDIA GPUと組み合わせる計画だ。CPUとGPUの間では、高帯域かつキャッシュコヒーレントなNVLink-C2C/NVLink Fusionを強力な候補として評価している。
時系列を混ぜてはならない。2027年に製品出荷を予定するMONAKAは、DDR5とPCIe/CXLを備えた汎用データセンターCPUである。MONAKA-Xは富岳NEXTを2030年前後に動かすための後継計画であり、1.4nmの製造委託先やコア数、最終的なGPU接続仕様は確定情報として公表されていない。
MONAKAの評価は、LLC容量と最大メモリ容量が明らかになり、NUMA間遅延、実消費電力、実アプリケーション性能が測定されてから定まる。そこで推定値を再現できれば、富士通はA64FXで培ったHPC技術を、企業とクラウドを含むArmサーバー市場へ持ち出せる。MONAKA-Xの1.4nm、SME2、NVLink Fusionは、その結果とは分けて詳細設計の確定を待つ必要がある。