MediaTekが、AIデータセンター向けASICの成否を左右する先端パッケージング人材を増強している。元TSMCの侯上勇氏は8月31日、MediaTekの先端パッケージング担当副社長として最初に取り組む仕事について、同分野には早急な強化が必要で、人材採用も続けなければならないと語った。公開中の求人をたどると、同社が求めているのはパッケージ技術に詳しい一人の専門家ではない。3DICの設計手法から基板調達までをつなぎ、巨大なAI ASICを設計通りに量産する組織を作ろうとしている。

AD

侯上勇の一言が明かした、ファブレス企業の統合負担

侯上勇氏は2026年6月にTSMCを退職し、約30年にわたる在籍中にTSV、チップ積層、2.5D CoWoS、シリコンフォトニクスの開発へ携わった。UDNによると、TSMCの光電融合プラットフォーム「COUPE」の名付け親でもある。MediaTekへ移った後、SEMICON Taiwan 2026のシリコンフォトニクス国際フォーラムに姿を見せ、先端パッケージングの現状を「早急な強化が必要」と評した。

この発言は、MediaTekにパッケージ技術がなかったという意味ではない。同社はすでにCoWoSやInFOを使う大型パッケージの経験を掲げ、AIデータセンター向けに2.5D、3D、3.5Dの設計を進めている。だが、スマートフォン向けSoCと、複数の演算ダイやHBMを載せるAI ASICでは仕事の境界が違う。後者では、ロジック設計が終わってから封止方法を決める進め方では間に合わない。

ファブレス企業は製造設備を持たなくても、性能、消費電力、納期を顧客へ約束する。その約束を守るには、ファウンドリーや組立会社が提示する選択肢を理解し、設計の早い段階でパッケージ構造を決めなければならない。電源、熱、信号の検証もチップとパッケージをまたぐ。侯上勇が口にした人材不足は、製造を委託すれば解消する種類の不足ではない。

公開求人6件は、設計から量産・調達までを埋める

2026年9月1日時点で確認できたMediaTek公式求人6件は、3DIC設計手法とサインオフ、基板・RDLレイアウト、3.5D設計統合、新製品導入と量産、信頼性・サプライヤー品質、基板調達と長期容量確保の6機能にまたがる。

公開求人 主な責務 AI ASICで担う役割
3DIC Advance Package Design Engineer 2.5D／3Dの設計手法、物理・電気・熱の最終検証 チップとパッケージを同じ基準で設計完了へ導く
Senior substrate layout engineer CoWoS-S／L／R、EMIBのRDL・基板配線と物理検証 大型基板上で信号と電源の経路を成立させる
Technology Engineer（3.5D methodology） RTLからGDS、パッケージまでの設計手法 論理設計と熱・電源設計を早期に接続する
先端パッケージング主席エンジニア 2.5D／3.5D、異種統合、新製品導入、量産 試作を工程認定と量産へ移す
Package technology Reliability engineer 2.5D／3D／CPOのリスク評価、基板解析、供給者認定 大型パッケージの故障と品質事故を量産前に減らす
IC Substrate Sourcer ABF基板の長期容量、上流材料、コスト、量産可能性 設計が完成しても作れない事態を避ける

表から分かるのは、採用の対象が研究開発部門に閉じていないことだ。設計フローを作る技術者の隣に、試作を量産へ移す技術者がいる。さらに、基板の供給枠と原材料を追う調達担当が加わる。設計上の性能が出ても、基板を確保できず、組立後の反りや熱で歩留まりが落ちれば製品にはならない。MediaTekは一連の失敗要因を、別々の取引先へ投げるのではなく、社内で先回りして潰す体制を求めている。

ただし、公開求人は採用人数も組織の新設時期も示さない。掲載中の6件を、6人の新規採用や2026年の純増と数えることはできない。確認できるのは、MediaTekが設計から量産までをつなげ、品質と供給も管理できる経験者を現在募っている事実である。

AD

1万〜2万平方ミリメートル級では後工程で済まない

MediaTekはAIデータセンター向けの公式説明で、2.5Dパッケージでは演算ダイとHBMをシリコンインターポーザー上に横並びで置き、面積を1万平方ミリメートル未満に収めるとしている。3.5Dでは垂直積層を加え、CPU、XPU、HBM、I/Oチップレットを1万〜2万平方ミリメートルへ統合する構想だ。別の公式ページでは、約8〜9レティクルまで大型化するロードマップも掲げる。

面積が増えるほど、パッケージは部品を収める容器からシステム設計の基盤へ近づく。HBMへ広い帯域で接続するには、インターポーザーと再配線層の経路を先に確保する必要がある。高電力の演算ダイを集めれば、電圧降下と発熱が増える。さらにCPOを使う世代では、電気信号を光へ変換する部品と制御ダイも同じ設計対象に入る。

TSMCの2025年年次報告書は、CoWoSが複数のSoCとHBMを一つのパッケージへ統合すると説明する。大型レティクルを使うCoWoS-L製品は2026年に量産開始を見込む。COUPEは電気制御ダイとシリコンフォトニクスダイを積層し、CPO向けに2026年の量産を目標としている。これらはTSMC側の技術計画であり、MediaTek製品への採用を確約するものではない。それでも、MediaTekが侯上勇の経験を必要とする理由は明瞭である。設計ルール、熱、電源、光電融合を別々に最適化すると、巨大パッケージ全体では成立しなくなるからだ。

CoWoSとEMIB-Tを選べても、統合責任は残る

MediaTekは公式ASICページで、TSMCのCoWoS-S／R／Lに加え、IntelのEMIB-T、SoIC、Foverosを対応技術として並べている。複数の製造経路を持てば、顧客は性能、コスト、供給枠に応じてパッケージを選びやすくなる。一方で、選択肢が増えるほど設計側の仕事も増える。

CoWoSは大きなインターポーザー上にダイとHBMを統合する。EMIB-Tは基板へ埋め込んだシリコンブリッジで隣接ダイを接続する。構造が変われば、配線長、電源供給、熱の逃がし方、基板材料、検証手順も変わる。同じ論理設計を二つのパッケージへ機械的に移せるわけではない。MediaTekの求人に、設計手法、基板レイアウト、サプライヤーとの材料選定、量産可能性の確認が並ぶのはこのためだ。

ここでファブレス企業が社内に持つべきなのは、組立装置の操作技術ではない。顧客のワークロードから必要なHBM帯域とI/Oを決め、実装方式を選び、物理・電気・熱の最終検証を通す能力である。試作後には歩留まりと信頼性を見極め、基板と組立の供給枠を押さえる。製造そのものは外部へ委ねられても、どの条件なら量産できるかを判断する責任はMediaTekに残る。

AD

採用の成否は、量産と顧客対応で測られる

MediaTekは6月、2026年のAIデータセンターASIC売上見通しを20億ドルへ引き上げたと説明した。金額が大きくなるほど、パッケージの失敗は技術問題から事業問題へ変わる。設計変更が遅れればテープアウトと量産開始がずれ、基板や組立の供給枠を取り直す必要が生じる。歩留まりが伸びなければ、顧客へ提示したコストと納期も崩れる。

侯上勇の採用と求人の広がりは、MediaTekがこの危険を認識していることまでは裏づける。だが、チームの規模、顧客別の役割、進行中の製品がどのパッケージを使うかは公表されていない。求人の掲載数を競争力へ直結させるのは早い。

成果は、採用者の肩書ではなく顧客案件の進み方に現れる。3DICのサインオフを設計初期に終え、大型基板を確保し、試作から量産まで歩留まりと信頼性を維持できるか。これらを同じ日程で動かせたとき、MediaTekは先端パッケージングを調達品からAI ASIC事業の実行力へ変えられる。