Micronは2026年10月21日、DDR5の2倍を超えるメモリ帯域を目指すDDR6や、400層を超える次世代NANDフラッシュメモリ「G11」など、AI向けメモリ・ストレージ技術の開発ロードマップを公開した。低消費電力のLPDDR6や、演算チップの上にメモリを積層する「vHBM」も含まれ、データの保存容量から演算器への転送経路まで、幅広い技術の改良を進める計画だ。ただし、帯域の拡大率や消費電力の削減率は、それぞれ異なる技術課題に対する目標値であり、システム全体の性能改善を直接示すものではない。同日に公開されたMetaとのLPDDR6に関する共同解説からは、最大転送速度の向上だけでなく、AIサーバーでの実効帯域や電力効率を重視する設計方針も明らかになっている。
DDR6は帯域2倍超を目標、1TB RDIMMも開発視野に
Micronが次世代DRAMとして掲げるDDR6は、高い信頼性が求められるサーバー用途を想定している。一方、LPDDR6はデータセンターとモバイル機器を対象に、従来世代からの消費電力改善を目指す。また、サーバー向けメモリモジュールでは、容量1TBのRDIMM（Registered DIMM）を実現する技術も示した。ただし、これは技術的に実現可能な容量を示したものであり、具体的な製品の発売が決まったわけではない。
Micronが10月21日に公開した技術説明資料の19ページと23ページを基に、各技術の性能目標と比較基準を整理すると次のようになる。
| 技術・製品 | 発表された性能・仕様 | 比較基準 | 数値の位置づけ |
|---|---|---|---|
| DDR6 | メモリ帯域を2倍超に拡大 | DDR5 | 性能改善の目標値 |
| LPDDR6 | 消費電力を35％超改善 | LPDDR5 | 電力効率改善の目標値 |
| 高容量RDIMM | メモリ容量1TB | 容量そのものを示す数値 | 技術的な実現能力であり、製品化の確約ではない |
| G11 NAND | ビット密度を約2倍、I/O速度を最大1.5倍に向上 | G9 NAND | 開発ロードマップ上の性能目標 |
| G11 NAND | 1ビット当たりのデータ転送エネルギーを25％超削減 | G9 NAND | データ転送時の効率を示す指標であり、SSD全体の消費電力とは異なる |
これらの数値は、各技術が目指す改善内容を示したものであり、同じ条件で測定した製品間の性能比較ではない。DDR6とLPDDR6の改善率には、目標値であることを示す注記が付いている。DDR6のメモリ帯域が2倍を超えても、AI処理全体が同じ倍率で高速化するわけではなく、LPDDR6の35％超という電力改善率をサーバー全体の消費電力削減率とみなすこともできない。
メモリの大容量化については、Micronは2026年9月に512GBのDDR5 RDIMMのサンプル出荷を開始し、最大9,200MT/sへの対応を示している。今回発表された1TB RDIMMは、その先の大容量化を見据えた技術的な到達目標だ。ただし、発表資料では具体的な発売時期を示しておらず、製品化を保証するものでもないと明記している。
製造技術では、次世代DRAMプロセス「1δ（1デルタ）」の量産拡大を2027年後半に開始する計画だ。現行の1γ（1ガンマ）に比べてビット密度を20％台半ば改善することを目指し、次世代のLPDDRやDDRに加え、HBM5やvHBMにも活用する方針である。ただし、1δの量産拡大時期は製造プロセスの計画を示すものであり、関連するすべてのメモリ製品が同時期に発売されることを意味しない。
LPDDR6はAIサーバーの帯域と消費電力をどう改善するのか
MicronとMetaの技術者が共同執筆したLPDDR6の技術解説では、AI推論におけるメモリ容量と消費電力の課題を取り上げている。大規模なAIモデルを動かすには、モデルのパラメータだけでなく、推論中に生成されるKVキャッシュなどのデータも保持しなければならない。KVキャッシュは、過去の文脈を処理する際に計算した情報を保存し、後続の処理で再利用するための仕組みだ。モデルが扱う文脈が長くなるほど必要な記憶容量が増え、そのデータを効率よく読み書きする能力も重要になる。
LPDDR6では、24ビット幅のチャネルを、それぞれ独立して動作する2つの12ビットサブチャネルに分割する。これにより、複数のメモリアクセス要求を並行して処理し、実際に利用できる帯域を高めることを目指している。さらに、サーバー向けの「x6モード」では、メモリダイ当たりのデータ幅を狭くすることで、より多くのダイをパッケージに組み込めるようにする。限られた実装面積でメモリ容量を増やすための設計だ。
ただし、データ幅を狭めることは、単に容量を増やすためだけの工夫ではない。共同解説では、メモリコントローラーが複数のサブチャネルへのアクセスを協調させ、まとまった論理データの転送を、個別にアクセスする場合より少ないコマンドで処理する仕組みも説明されている。細かなアクセス要求を大量に発行する負担を減らし、実際のデータ転送に帯域と電力を効率よく割り当てる狙いがある。したがって、x6モードでダイ当たりのデータ幅が狭くなることを、サーバー全体のメモリ帯域が単純に低下することと同一視すべきではない。実際の性能は、複数のダイやサブチャネルをメモリコントローラーがどのように制御するかにも左右される。
消費電力を抑えるための仕組みも強化される。LPDDR6は電源系統を分離し、電圧と動作周波数を負荷に応じて調整するDVFS（Dynamic Voltage and Frequency Scaling）を利用する。共同解説によると、LPDDR5Xとは異なり、電圧の切り替え中もデータ転送を継続できるという。また、高い帯域を必要としない場面では、一方のサブチャネルの動作を抑えることで、I/O信号の切り替えに伴う消費電力を削減する仕組みも備える。
AIサーバーの負荷は常に一定ではなく、推論処理の状況によって必要なメモリ帯域も変化する。そのため、最大転送速度を引き上げるだけでなく、低負荷時に消費電力をどこまで抑えられるかも重要だ。MicronとMetaが重視しているのは、ピーク時の帯域に加え、実際の推論処理において必要な帯域を安定して利用しながら、無駄な電力消費を減らすことである。
サーバー用途では、長時間の連続稼働に耐える信頼性も欠かせない。LPDDR6はメモリダイ内部での誤り訂正に加え、定期的なメモリ検査や、コマンド・アドレス信号のパリティによる誤り検出に対応する。また、同じメモリ行に繰り返しアクセスすることで周辺のデータが破損する「Rowhammer」への対策として、行が開かれた回数を監視する仕組みも説明されている。
ただし、メモリダイ内部の誤り訂正だけで、システム全体のデータ保護を完結できるわけではない。共同解説では、メモリの故障による影響を限定的な領域に抑え、SoC側の高度な誤り訂正機能と組み合わせる設計が示されている。つまり、LPDDR6をAIサーバーに採用する際には、メモリチップ単体の仕様だけでなく、メモリコントローラーやSoCを含むシステム全体で、性能、消費電力、信頼性を確保する必要がある。
vHBMは演算チップ上に積層、G11 NANDは400層超へ
Micronがロードマップで示した「vHBM」は、演算チップの上にメモリを積層する構想だ。一般的なHBMはGPUなどの演算チップの隣に配置され、広い接続帯域を確保する。一方、カスタムHBMでは、メモリのベースダイに顧客と共同設計した機能を組み込む。vHBMはさらに接続構造そのものを変え、メモリを演算器の上に積むことで、両者の距離を短縮することを目指している。
ただし、メモリを演算チップの上に積層するには、高密度な接続と放熱を両立させなければならない。Micronの発表資料では、微細な接点でチップ同士を接続するハイブリッド接合や、熱抵抗を低減して熱を効率よく拡散させる技術が挙げられている。従来型のHBMとvHBMを組み合わせる構成も示されており、用途に応じて異なる実装方式を併用する可能性がある。接続距離を短くしても、演算器とメモリから発生する熱を適切に処理できなければ、期待する性能を維持できない。そのため、vHBMの実用化には、接続密度の向上と熱設計の両立が重要になる。
同じロードマップには、端末側でのAI推論を想定した「vEIM」も含まれている。初代製品の目標として、2TB/sのメモリ帯域と、1ビット当たり1pJ未満のエネルギー消費が示された。ただし、これらの性能値や開発スケジュールは変更される可能性がある目標として記載されている。vHBMについても同様に、ロードマップに掲載されたことを、具体的な発売時期や製品仕様が確定したものと解釈することはできない。
ストレージ分野では、400層を超える次世代NANDフラッシュメモリ「G11」の開発計画が示された。G11はウェーハ同士を接合する技術を用い、2027年後半から量産を拡大する予定だ。従来のG9 NANDに比べ、ビット密度を約2倍、I/O速度を最大1.5倍に高めることを目指す。ここでいうビット密度は、一定の面積に記録できるデータ量を表す指標であり、G11を採用したSSDの容量が必ず2倍になることや、製品価格が半分になることを意味するわけではない。
G11では、データ転送に必要なエネルギーを1ビット当たり25％超削減する目標も掲げている。NANDの積層数を増やして記憶密度を高めるだけでなく、保存したデータを読み書きする際の効率も改善する方針だ。さらにG11以降の技術として、電荷の移動度が高い材料や、高密度なメモリセル構造の採用を検討している。容量の拡大に加え、データ転送経路の効率を高めることが、今後のNAND開発の方向性となっている。
MicronはAI向けNANDについても、アクセス特性に応じて異なる製品構想を示した。高IOPS型は、GPUを起点とする小さな単位のデータアクセスを効率よく処理することを狙ったSLC NANDで、単位時間当たりに処理できる入出力回数を重視する。一方、高帯域型は、シリコンを貫通する電極であるTSV（Through-Silicon Via）とロジックベースダイを使ってNANDを積層し、演算器の近くに大容量の記憶領域を配置する構想だ。前者は多数の細かなアクセス要求への応答、後者は大量のデータ転送を重視しており、単に保存容量を増やす従来のSSDとは異なる用途を想定している。
AIの性能を引き出すにはメモリ階層全体の最適化が必要
Micronの発表資料では、HBMが演算器に高速でデータを供給し、DDRやLPDDRなどの主記憶が作業中のデータを保持し、SSDやNANDが大量のデータや処理中の文脈を保存するという役割分担が示されている。LPDDR6に関するMetaとの共同解説でも、LPDDR6はDDRやHBMを置き換えるものではなく、用途に応じて補完するメモリとして位置づけられている。今回のロードマップが示すのは、すべてのデータを単一の高速メモリに集約するのではなく、容量、帯域、消費電力、データへのアクセス方法に応じて、複数のメモリ技術を使い分ける方向性だ。
こうした役割分担を踏まえると、次世代メモリの評価では、それぞれ異なる指標が重要になる。LPDDR6では、実際のAI推論に必要な帯域を維持しながら、負荷が低いときの消費電力をどこまで削減できるかが問われる。vHBMでは、演算器との接続距離を短くする利点を生かしつつ、発熱と放熱の課題を解決できるかが焦点となる。NANDについても、小さなデータへの頻繁なアクセスを改善するのか、大量のデータを高速に転送するのかによって、適した設計は異なる。
最終的に重要なのは、個々のメモリチップの最大性能だけでなく、実際のAIシステムで同じ処理をどれだけ短い待ち時間と少ない電力で継続できるかという点だ。さらに、長時間の運用では、メモリエラーの検出や訂正、障害からの回復能力も評価しなければならない。Micronが掲げる次世代技術がこうした条件を満たせれば、演算器の性能をより効率よく引き出し、AIサービス全体の処理能力を高めることにつながる。今後は2027年後半に予定されるG11 NANDや1δ DRAMの量産拡大に加え、DDR6、LPDDR6、vHBMなどを実際のシステムに組み込んだ際の性能と消費電力の検証が重要になる。
