AI（人工知能）の進化を支える半導体の性能向上を巡る競争は、もはやシリコンウェハー上の微細化だけでは語れない新たな次元に突入した。業界の巨人TSMCが、その次なる戦場として「先端パッケージング」に投じる一手は、半導体の”形”そのものを変えるパラダイムシフトだ。
複数の情報筋が伝えるところによると、TSMCは「CoPoS（Chip-on-Panel-on-Substrate）」と呼ばれる次世代パッケージング技術のロードマップを固め、2029年までの量産開始を目指しているという。そして、この技術への最初のアクセスを手にするのは、AIの王者NVIDIAであると報じられている。これは、ムーアの法則の黄昏が囁かれる中、性能向上の新たな活路を切り拓くTSMCの野心的な戦略であり、AI半導体の未来を占う上で極めて重要な転換点となるかも知れない。
CoWoSの限界と”円から四角へ”の必然性
この動きを理解するには、まず現在の主流技術である「CoWoS（Chip-on-Wafer-on-Substrate）」が直面する壁を知る必要がある。CoWoSは、ロジックチップ（GPUなど）とHBM（広帯域メモリ）をシリコン製のインターポーザ（中継基板）上に高密度に実装する、TSMCが誇る2.5Dパッケージング技術だ。NVIDIAのGPUをはじめ、現代の高性能AIアクセラレータの多くがこの恩恵を受けている。
しかし、AIモデルの巨大化は、チップに搭載される演算コアとメモリの量を際限なく要求する。現在のCoWoS技術では、製造の源流である円形のシリコンウェハから切り出せるインターポーザのサイズに物理的な限界があった。最大でも120mm x 150mm程度とされるこの制約は、いわばチップ設計者にとっての「キャンバスの狭さ」となり、性能向上の足枷となりつつあったのだ。
ここで登場するのが「円を四角に変える」という、CoPoSの根幹をなす発想の転換である。CoPoSは、その名の通り、従来の円形ウェハーではなく、巨大な「四角いパネル」を基板の母材とする。台湾の聯合新聞網などが報じているように、この革命的なアプローチは、いくつかの決定的な利点をもたらす。
第一に、面積効率の劇的な向上だ。円形のウェハから四角いチップを切り出す際には、どうしても端の部分に無駄が生じる。しかし、最初から四角いパネルを使えば、この無駄を最小限に抑えられる。報道によれば、CoPoSが採用する基板サイズは310mm x 310mmにも達し、現在のCoWoSに比べて実に5倍以上の利用可能面積を確保できる。これは、半導体製造におけるコスト効率を根底から改善する可能性を秘めている。
新技術「CoPoS」の正体：チップ設計の自由度を解き放つ巨大キャンバス
CoPoSは、単に基板を大きくしただけではない。その本質は、TSMCがCoWoS-L（NVIDIAやAMD向け）やCoWoS-R（Broadcom向け）で培ってきた技術の延長線上にある、より巨大で自由度の高い統合プラットフォームである。
この「巨大なキャンバス」が手に入ることによって、チップ設計者はこれまで不可能だった野心的な設計を現実のものにできる。例えば、TechPowerUpが示唆するように、NVIDIAは将来の製品で、複数のGPUチップレットに加え、最大12スタックものHBM4メモリを一つのパッケージ上に集積できるようになるかもしれない。これは、AIの学習や推論に必要なデータ帯域幅と演算能力を飛躍的に向上させる。
さらに、I/Oチップレットやその他の専用機能を柔軟に組み合わせることも容易になる。CoPoSは、AI、HPC（高性能コンピューティング）、そして次世代通信（5G/6G）といった、極めて高い性能が求められる分野のゲームチェンジャーとなる潜在力を秘めているのだ。この技術は、もはや「チップ」という単位ではなく、「システム」を一つのパッケージに封じ込める「システム・オン・パッケージ」時代の本格的な到来を告げている。
TSMCの野心的なロードマップ：嘉義が築く次世代パッケージング帝国
TSMCの計画は具体的かつ野心的だ。
- 2026年： 子会社である采鈺（VisEra）に、最初のCoPoSパイロットラインを設立。ここで技術の基礎固めと初期検証が行われる。
- 2027年： パイロットラインでプロセスの改良と最適化を推進し、パートナー企業の要求を満たす実用レベルのプログラムを確立。
- 2028年末～2029年： 台湾南部の嘉義サイエンスパークに新設される「AP7」工場にて、大規模な量産を開始。
特に注目すべきは、嘉義AP7の位置づけである。MoneyDJの報道によると、この新拠点は単なるCoPoS工場ではない。第1フェーズはApple向けのWMCM（マルチチップモジュール）専用拠点、第2・第3フェーズはSoIC（3D積層技術）の増産に充てられ、そして第4フェーズでCoPoSの大規模生産が開始される。一方で、従来のCoWoS生産は既存のAP8工場に残る。
これは、TSMCが顧客や製品のティア（階層）に応じて、最適なパッケージングソリューションを提供する一大拠点を築こうとしていることを意味する。嘉義AP7は、TSMCが築き上げる「次世代パッケージング帝国」の要塞となるだろう。
なぜNVIDIAが最初の乗客なのか？ AI覇権を巡る巨人の同盟
この未来技術の最初の顧客としてNVIDIAの名が挙がっていることは、極めて示唆に富む。NVIDIAのAIアクセラレータは、その圧倒的な性能で市場を支配しているが、その地位を維持・拡大するためには、絶え間ない性能向上が不可欠だ。Blackwellアーキテクチャの次、そしてさらにその先を見据えた時、CoWoSの限界はNVIDIAのロードマップにとって無視できない制約となる。
CoPoSは、NVIDIAが次世代GPUで描くであろう、さらに巨大で複雑なアーキテクチャを実現するための「最後のピース」となり得る。TSMCがNVIDIAを最初のパートナーとして選んだのは、単に最大の顧客だからという理由だけではない。AIという巨大市場の成長を牽引する両者が、互いの技術的優位性を維持するために結んだ「戦略的同盟」と見るべきではないだろうか。
一方で、AMDやBroadcomは当面、既存のCoWoS-LやCoWoS-Rといった技術を継続利用すると見られている。これもまた、TSMCの巧みな顧客戦略の一環であり、最先端を求めるNVIDIAと、コストと性能のバランスを重視する他の顧客とで、提供価値を階層化する狙いが透けて見える。
CoPoSが見据える未来：ガラス基板、シリコンフォトニクスとの融合
CoPoSの登場は、それ自体がゴールではない。これは、半導体パッケージングが迎える、より大きな変革の序章に過ぎない。
CoPoSが採用する「パネルレベルパッケージング（PLP）」という概念は、Intelなどが研究開発を進める「ガラス基板」とも軌を一にする。将来的には、より大きく、電気的特性に優れたガラスパネル上にチップを実装する時代が来るかもしれない。CoPoSで培われるノウハウは、その未来への重要な布石となるだろう。
さらに、聯合新聞網が指摘するように、パイロットラインが設立されるVisEraが光技術に強みを持つことは、将来的な「CPO（Co-Packaged Optics）」、すなわちシリコンフォトニクス技術との融合を予感させる。チップ間のデータ伝送を電気信号から光に置き換えることで、データセンターにおける消費電力と遅延という巨大な壁を打ち破る。CoPoSという巨大なプラットフォームは、この光技術を統合する絶好の舞台となる可能性がある。
もはや、半導体の未来は微細化だけで語ることはできない。TSMCのCoPoSへの挑戦は、チップレット、3D積層、そして異種材料の統合といった「後工程」の革新こそが、次の10年のコンピューティング性能を決定づける主戦場であることを、業界全体に宣言するものだ。この”円から四角へ”の静かなる革命が、我々のデジタル社会をどのように変えていくのか、注意深く見守る必要がある。
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