AI向けGPUが手に入らないと聞けば、話はたいてい前工程へ向かう。1台約4億ドルのHigh-NA EUV露光装置、2nmの生産枠、台湾に建つ新しい工場。ところが2023年9月、TSMC会長の劉德音（Mark Liu）氏は不足している場所を後工程だと名指しした。
足りないのはAIチップそのものではない。ロジックダイとメモリを1枚の板の上に並べて貼り合わせる、CoWoS(Chip-on-Wafer-on-Substrate)という工程の容量だという。それから3年、TSMCはこの容量を9倍近くまで広げた。それでも需給ギャップは2026年末に約10%残る見通しで、NVIDIA1社が世界需要の推計6割を押さえている。
需要の8割しか出せないとTSMC会長が認めた2023年9月
The Registerが伝えたところでは、劉氏はSEMICON Taiwanの場で、顧客需要の約8割にしか応えられていないと認めた。不足は今後およそ18か月続くとの見通しも示している。CoWoSへの需要は前年比で3倍に膨らみ、月産容量は2024年末までに倍増させる、というのがそのときの説明だった。ファウンドリの会長が自社の後工程を供給制約の当事者として名指しするのは、前工程の生産枠を語るのとは意味が違う。
数字で見ると偏り方がはっきりする。Epoch AIの分析によれば、2025年にNVIDIA、Google、AMD、Amazonの上位4社がCoWoS容量とHBM(High Bandwidth Memory、広帯域幅メモリ)供給の90%以上を金額ベースで消費した。同じ4社が3〜5nmの先端ロジックダイ生産で占めた消費シェアは、およそ10%程度にとどまる。AIチップは前工程の生産枠をさほど食わず、後工程の枠を食い尽くしている。
面積の効き方が違うからだ。ロジックダイは1個あたり数百平方ミリの領域を占めるが、300mmウェハー1枚からは相応の数が取れる。一方CoWoSでは、そのロジックダイと複数のHBMを横に並べて載せるための土台を、露光装置のレチクル1枚分を大きく超える面積で作らなければならない。パッケージ1個が消費する後工程ウェハーの面積は、前工程で消費する面積より桁で効く。だからGPUの出荷数を増やそうとすると、先に後工程の枚数が壁になる。
この偏りは、半導体産業の見方をひとつ裏返す。長らく競争の軸は線幅であり、7nm、5nm、3nmと世代が進むたびに勝者が入れ替わってきた。ところがAIチップでは、最先端ノードの生産枠を確保できても、後工程の枠がなければ製品を出荷できない。ファウンドリを選ぶ基準に、露光装置の世代と並んでパッケージング容量の空きが入ってきた。
劉氏が示した18か月という期間はとうに過ぎている。TSMCはその後も毎年のように容量を積み増してきたが、2026年に入っても供給は需要に届いていない。増産のペースが足りなかっただけなら、投資額を上乗せすれば片づく話だ。実際に起きているのは、資金を積んでも越えられない種類の制約と、増やした分の行き先が先に決まっているという配分の問題が、同時に効いている状態である。
顧客がつかなかった1億ドルと400人の賭け
この工程を社内に持ち込んだのは、当時TSMCの共同COOだった蔣尚義(Shang-yi Chiang)氏である。台湾メディアbnextの取材に対し、蔣は2009年に創業者の張忠謀（Morris Chang）氏へ先進パッケージング研究ユニットの設立を提案し、エンジニア400人と設備投資1億ドルの規模で動き始めたと証言している。狙いは、高性能コンピューティングのボトルネックがトランジスタそのものから、チップ間をどうつなぐかへ移るという読みだった。提案の年を2006年や2011年とする資料もあり、時期は2000年代後半という幅で見ておくのが実態に近い。規模と動機について最も具体的なのは、蔣本人の証言である。
CoWoSという名前は、工程の順番をそのまま並べたものだ。まずシリコンのウェハー上に、配線とTSV(シリコン貫通ビア)を通した中継板であるインターポーザを作る。その上へロジックダイとHBMを横に並べて接合するのがChip-on-Waferにあたる。最後に、その塊を樹脂やセラミックのパッケージ基板へ貼り付ける段がon-Substrateである。
演算ダイとメモリを結ぶ配線を通常のパッケージ基板に引くと、線を細くする限界が早く来て、必要な本数を通しきれない。半導体の前工程と同じ露光技術で作るインターポーザなら、基板配線では届かない密度で両者を結べる。ダイを縦に積み上げず横に並べたまま、配線だけを別階層のシリコンへ追い出す構造なので、2.5Dパッケージングと呼ばれる。
高性能な演算チップの性能がメモリ帯域で頭打ちになる問題は、2009年の時点ではまだ一部の用途の話だった。汎用CPUの世界では、微細化を1世代進めるほうが確実に効いた。蔣の提案が社内で受け入れられなかったのは、配線の距離を縮めるために新しい工程を丸ごと作るという発想が、当時のコスト感覚に合わなかったからである。
そして、この技術には長らく買い手がつかなかった。Computer History Museumが公開した蔣本人のオーラルヒストリーによれば、最初についた顧客はXilinxのみで、発注量は月50枚にとどまり、蔣は社内で笑いものになったと振り返っている。TSMCが量産を始めたのは2012年だという。
そこから2023年の生成AIブームに至るまでの十年余り、CoWoSの採用は一部の高性能製品向けにとどまり、目立たない存在だったとみられる。生成AIの学習と推論は、演算ダイの速さと同じだけメモリ帯域を食う処理であり、HBMを演算ダイの隣へ密に並べる構造がそのまま性能を決める。需要が跳ね上がったとき、この工程を量産規模で回せる会社は限られていた。長く地味な投資を抱え続けたことが、結果として代替の効かない位置を作っている。
なぜインターポーザは大きくすると反るのか
増産が効かない理由は、装置の台数より先に歩留まりの側にある。exponentialindustryの技術分析は、円形のウェハーから四角いダイを切り出すために大型インターポーザほど材料利用率が7割を切ること、シリコンと樹脂基板の熱膨張係数(CTE)が揃わないために一辺120mm級の大型パッケージで反りが生じやすいことを、CoWoS拡張の制約として挙げている。いずれも面積を広げるほど悪化するという性質を共有している。
反りが起きる筋道はこうだ。露光装置が一度に転写できる面積には上限があり、それを超える大きさのインターポーザは複数回の露光をつなぎ合わせて作る。板が大きくなるほど、上に載るシリコンダイと下の樹脂基板との熱膨張差が縁の側で効いてくる。組み立て工程は接合のたびに加熱と冷却を繰り返すから、材料の伸び方の差はそのまま板の反りとして現れる。
反った板の上ではダイの接合位置がわずかにずれ、接合が微細であるほど許容誤差を食い潰す。面積を稼げば1枚あたりの取れ高は上がるはずなのに、歩留まりが逆向きに動く。しかもインターポーザは大きいほど1枚の不良で失う金額が大きい。パッケージ1個の中には高価なロジックダイと複数のHBMがすでに載っているため、最終工程での1枚の失敗は、前工程の数か月分の成果を巻き込む。
ダイの接合そのものも面積とともに難しくなる。CoWoSはロジックダイとHBMを微小なはんだバンプでインターポーザへ接合するマイクロバンプ方式を使う。板が反っていれば接合位置がわずかにずれるだけで導通不良につながり、面積が広がるほどこの許容誤差は厳しくなる。
TSMCは同じAI向けパッケージに、銅の電極どうしを直接貼り合わせるハイブリッドボンディングを使うSoIC(System on Integrated Chips)という別の3D積層技術も持つ。こちらは接合面にパーティクルが1個でも挟まれば不良に直結するほど清浄度の要求が厳しく、CoWoSのマイクロバンプ接合よりさらに歩留まりの難度が高い。AMDのMI400シリーズのようにCoWoSとSoICを組み合わせるパッケージも増えており、パッケージ全体としての難度は面積とともに上がり続けている。
ここが前工程との決定的な差になる。高NA EUV露光装置は1台約4億ドルとされる一方、ASMLのEUV露光装置全体(従来型と高NA型の合算)の2025年通期実績から算出した平均単価はおよそ2億4000万ユーロで、高NA型単体の価格帯より低い水準にとどまる。価格帯には幅があっても、買えば線幅と枚数という形で増分が読める汎用投資である点は共通する。
対してCoWoSの拡張は、熱圧着ボンダーのような専用装置に依存し、調達と認証には時間がかかると業界の解説では指摘されている。相場観として語られる期間は12か月から18か月で、装置メーカーが公表した値ではない。それでも、装置の型番が限られ、認証が顧客ごとの製品に紐づくという性格自体は、露光装置の増設とは明らかに違う。
TSMC自身の投資配分もこの非対称を映している。2026年の設備投資は600億ドルから640億ドルの計画で、先端パッケージングを含む区分はそのうち10%から20%にあたる。金額の大半は依然として前工程に向かう。それでもCoWoS容量の伸び率は、2022年から2027年でCAGR80%超と同社が台湾のシンポジウムで説明しており、Reutersが報じている。投資額の比率と容量の伸び率が食い違うのは、この工程が金額よりも歩留まりと立ち上げ時間に律速されているからだ。
投資の効き方が違うと、容量の増え方も独特の形を描く。TrendForceとSemiWikiが伝える月産能力を年次で並べると、次のようになる。
| 時点 | TSMC単独のCoWoS月産能力 |
|---|---|
| 2023年末 | 1万3000〜1万6000枚 |
| 2024年末 | 3万5000〜4万枚 |
| 2025年 | 約7万5000枚 |
| 2026年末（見込み） | 12万〜14万枚 |
TSMCのCoWoS月産能力は2023年末の1万3000〜1万6000枚から、2024年末3万5000〜4万枚、2025年約7万5000枚を経て、2026年末に12万〜14万枚へ、3年で約9倍に拡大する計画である（いずれもOSATパートナー分を含まないTSMC単独ラインの数値）。2026年の値は情報源によって差がある。それを踏まえても、3年でおよそ9倍という伸びは、装置産業の増設ペースとして異例の速さだ。前工程の新しい工場が着工から量産に届くまでの年月を思えば、同じ期間で容量を一桁増やした工程に「増産が遅い」という説明を当てるのは無理がある。にもかかわらず、この工程は今なお売り切れている。
12万枚か9万枚か、2026年末の容量が食い違う理由
2026年末のTSMC単独のCoWoS月産能力について、公開されている推計は一つに収束していない。TrendForceは2026年6月15日、Economic Daily Newsが伝えた機関投資家向け情報として12万枚から14万枚という数字を報じた。一方、SemiWikiに掲載されている集計表は同じ2026年を9万枚から11万枚と置く。上限どうしを比べても下限どうしを比べても、差は3割前後になる。
差が生まれた理由として最も素直なのは時点差だ。SemiWikiの表は原資料の発表時期が明記されておらず、2026年6月時点のTrendForce報道のほうが新しい情報を反映している可能性が高い。新しい側を採るとしても、レンジの存在そのものを消してしまうと、供給がどれだけ苦しいかという体感が変わる。同じ「増産中」という見出しでも、月9万枚の世界と月14万枚の世界では、割当を待つ顧客の待ち時間がまるで違う。
容量の数字を読むときは、TSMC単独の値なのかOSATを含む業界計なのか、月産なのか年産なのかを先に確かめたほうがいい。同じ2026年の話でも、TSMC単独の月産12万枚から14万枚と、OSATを含めて20万枚に迫るという数字は別のものを指している。SemiWikiの9万枚から11万枚との差にも、母集団の取り方と時点のずれが混ざっている可能性がある。数字が一本にまとまらないこと自体が、この市場の見通しがまだ固まっていない証拠になっている。
需要側の数字にも幅がある。Silicon Analystsは2026年のCoWoS世界需要を約100万枚規模と見積もり、リードタイムが52週から78週に達するためフル予約の状態が続くと分析している。より新しい2026年8月時点のexponentialindustryの分析では、2026年の世界需要を130万〜140万枚、2027年には250万〜270万枚へ倍増すると見積もっており、Silicon Analystsの推計より一段高い。どちらの数字を採るにせよ、先端パッケージングの割当そのものがAIハードウェアの制約になっているという分析の方向性は共通している。
需要の伸びの背景には、GPUの出荷台数の増加だけでは説明できない要素がある。学習クラスタの規模が上がるほど1台あたりのHBM搭載量が増え、同じ台数でもインターポーザ面積の消費が伸びる。そこへGoogleやAmazonの自社ASIC(特定用途向け集積回路)が量産の段階へ入り、CoWoSを使う設計の種類そのものが増えた。枚数の需要は、チップの台数と面積と設計数の掛け算で伸びている。
TrendForceは供給ギャップが現在の約20%から2026年末に約10%へ縮むと伝えた。3年で容量を9倍にして、ギャップは半分になる。ゼロにはならない。
ギャップの比率が縮んでも調達が楽にならないのは、リードタイムの長さが割当の決まり方を変えてしまうからだ。1年から1年半先の枠を今のうちに押さえなければ現物が届かないなら、発注は需要が確定する前、見込みの段階で入る。前払いや長期契約で先に枠を確保できる企業ほど有利になり、後から需要が伸びた企業は空きを探すことになる。
この構造の下では、供給ギャップが10%まで縮んでも、その10%が誰の手元で不足するかは均等に決まらない。枠を持つ側は計画どおりに製品を出し、持たない側だけが待つ。技術の壁が容量の上限を決め、リードタイムがその上限の配り方を決める。ここから先を動かすのは物理法則ではない。誰がいつ契約したかである。
残り40万枚を奪い合うAMD、Broadcom、Google
その配り方が、いまNVIDIAへ大きく傾いている。Morgan Stanleyの推計として複数の媒体が転載している数字によれば、NVIDIAは2026年に59万5000枚のCoWoSを確保する見込みで、TSMCの自社ラインとAmkor・ASE系OSATの生産分を合わせた数字だとされる。この6割という比率は一本のアナリストレポートに依拠する推計にとどまり、TSMC自身が確定値として公表したものではない。
それでも、この推計を2026年の需要規模と突き合わせると、他社の置かれた状況が具体的な数字になる。世界需要の推計が約100万枚、NVIDIAの確保分が59万5000枚なら、差し引き約40万5000枚が残り全員の取り分になる。AMD、Broadcom、Google、Amazonをはじめ、独自ASICを立ち上げた企業がここを分け合う計算だ。この差し引きはどの需要推計を使うかで変わり、より高いexponentialindustryの130万〜140万枚を使えば残りは70万〜80万枚台になる。どちらの推計でも、NVIDIA以外の全プレイヤーが分け合う枠は、需要全体よりはるかに小さいという構図は変わらない。
この40万枚台という枠が、AI半導体の勢力図の上限をそのまま決めている。学習向けGPUと推論向けASICの設計は年々大型化し、1パッケージが食うインターポーザ面積は世代ごとに増える。同じ枚数の枠でも、次世代品に切り替えれば取れる個数は減る。つまり2位以下の各社にとっては、割当枚数を増やす交渉と、パッケージを小さく設計する努力の両方が同時に必要になる。
割当の枠は、すでに先の年まで埋まりつつある。DigiTimesは、TSMCの2026年CoWoS総容量の半分超をNVIDIAが確保しているとの観測を報じており、2027年についても同程度の比率が続くとみられている。新しいラインが立ち上がる前から持ち主の比率がほぼ決まっているなら、他社にとっての実効的な空きは容量の伸びほどには増えない。2026年のBroadcomの割当は約18万5000枚で前年比93%増、AMDは約9万枚で64%増という推計も流れている。
TSMCの側も手をこまねいてはいない。TrendForceは、TSMCがCoWoSの前工程にあたる一部の工程をAmkorやASE傘下のSPILへ外注する動きを広げていると伝えた。OSATパートナー分として月産5万枚から6万枚の追加容量が乗れば、業界全体では20万枚に迫る計算になる。自社ラインの立ち上げが歩留まりの習熟に縛られる以上、すでに設備と人を持つOSATへ工程を切り出すのは、時間を買う手段として理にかなう。
代替の供給先が育っていないことも、寡占が緩まない理由になっている。SamsungはI-Cubeを自社顧客中心に展開し、IntelはEMIBとFoverosを持つ。ただし量産規模でTSMCに並ぶ供給先は現時点で見当たらない。Tom's Hardwareはむしろ、CoWoSの逼迫がIntelの後工程技術に商機を与えつつあると報じている。本命の枠が開いていれば、代替技術がここまで語られることはない。
歩留まりの壁と割当の壁は、性質が違う。前者は面積を広げるほど厳しくなる物理の問題で、資金を積んでも越える速度に上限がある。後者は誰が先に枠を押さえたかという契約の問題で、物理的には解けるが商流を組み替えないと動かない。2026年末に10%のギャップが残るという見通しは、この二つが同時に効いた結果として読むほうが筋が通る。
ガラス基板と研削装置、CoPoS移行で浮上する日本勢
面積の限界を押し広げる動きは、次世代技術を待たずCoWoS自身の内部でも進んでいる。TSMCは2026年4月の技術シンポジウムで、レチクル5.5倍のCoWoSをすでに量産していると明らかにした。演算ダイ約10個とHBMスタック20個を1パッケージに収める14倍レチクルのCoWoSを2028年に、さらに14倍を超える拡張版を2029年に投入する計画だという(TSMC公式発表)。
その先にあるもう一つの答えが、CoPoS(Chip-on-Panel-on-Substrate)である。TrendForceによれば、TSMCは子会社のVisEraにCoPoSのR&Dラインを2025年に立ち上げ、材料と装置の認証を2026年6月完了目標で進めている。試作生産の開始は2027年半ば、量産は2028年から2029年にかけて嘉義とアリゾナで立ち上がる計画で、最初の採用顧客はNVIDIAのFeynmanプラットフォームになる見込みだという。
丸いウェハーから四角いパネルへ移す理由は、面積の使い方にある。CoWoSは直径300mmの円形ウェハーの上にインターポーザを作るため、大きな長方形のパッケージを取ろうとするほど円の縁に使えない部分が増える。パッケージが巨大化するほど、この取り都合の悪さは無視できない損失になる。角型のパネルなら長方形を隙間なく敷き詰められるので、同じ面積から取れるパッケージ数が増える。CoWoS自身のレチクル拡張がまず面積の限界を押し広げ、それでも足りない世代でCoPoSが受け皿になるという二段構えである。
この移行で名前が挙がるのが日本の部材と装置のメーカーだ。イビデンはTSMC、InnoluxとCoPoS向けのガラスコア基板の量産開発を共同で進める計画だと報じられている。パネルディスプレイの製造で大型ガラスを扱ってきたInnoluxが名を連ねている点に、この移行の性格がよく出ている。角型の大面積を精度よく扱う技術は、半導体の後工程よりも先に液晶の生産ラインで積み上がってきた。ただし、ガラスコア基板の商用量産はCoPoSの試作・初期量産よりもさらに先の段階になるとTrendForceは伝えており、2028年から2029年のCoPoS立ち上げ時点ですぐに主力材料になるわけではない。
ガラスを基板の芯に使う理由は、そのまま反りの問題への回答になっている。ガラスは樹脂より平坦性と寸法安定性に優れ、加熱と冷却を繰り返しても寸法が動きにくい。パネルが大きくなるほど、この差は縁での位置ずれとして歩留まりに直結する。CoWoSで見えてきた反りとCTE不整合という制約を、TSMCは材料の側からも押し返そうとしている。新光電気工業を含め、パッケージ基板で高い技術を持つ日本勢の名前がこの領域で挙がるのは、そのためだ。
時期を並べると、この移行が目の前の逼迫を和らげる手ではないことも見えてくる。CoPoSの試作開始が2027年半ば、量産が2028年から2029年なら、2026年の割当争いはCoWoSのまま決着する。当面の解消はCoWoS自身のレチクル拡張と外注が担い、CoPoSは面積の限界がさらに先鋭化したときの次の受け皿という役割分担になる。
装置側ではディスコの位置が動かない。同社はダイシングソーとグラインダーのいずれも世界シェア約70%から80%を占めるとされ、インターポーザの切断とHBMを薄く削る研削の工程で高いシェアを持つ。TSMCのCoPoS試作ラインでも、研削装置の多くが同社製で採用されたと伝えられている。前工程の主役がASMLなら、後工程の歩留まりを左右する切る工程と削る工程には、日本の装置メーカーの存在感が大きい。
制約は消えずに移動する
2023年にMark Liuが名指しした容量不足は、9倍の増設を経ても解けていない。理由は二つ重なっている。一つはインターポーザの反り、材料間の熱膨張差、円形ウェハーゆえの材料利用率の低さという歩留まりの壁で、EUV露光装置のように台数を積めば線形に効くという増やし方が通らない。もう一つは、TSMCの総容量の半分超をNVIDIAが先に押さえるという割当の順序であり、こちらを決めているのは物理法則ではなく契約だ。
片方だけを見ると、数字の説明がつかない。歩留まりの壁だけが原因なら、TSMCが3年で9倍まで持ってきた実績と噛み合わない。割当の偏りだけが原因なら、TSMCが枠を増やして売り切る動機を持つ以上、価格が上がれば供給も追いつくはずである。二つが同時に効いているという読み方をして初めて、9倍にしてなおギャップが10%残るという2026年末の見通しが腑に落ちる。
数字の上では、緩む方向の材料も出ている。TrendForceはTSMCがCoWoS容量を2027年までにさらに60%超増やす計画だと伝えた。OSATへの外注で加わる月産5万枚から6万枚を含めれば、業界全体の月産は2026年のうちに20万枚へ近づく。需給ギャップの比率だけを追えば、2027年は2026年より楽になる。
ただしCoPoSは、材料も装置も認証をやり直す移行になる。ガラスコア基板が大面積で割れずに反らずに歩留まるか、パネル1枚あたりの取れ高がウェハーを上回るか、2026年6月を目標とする材料と装置の認証が予定どおり終わるか。この三つが揃えば、CoWoS自身のレチクル拡張(2028年に14倍、2029年にそれ以上)が先に切り開いた面積の限界を、CoPoSがさらに一段外し、演算とメモリ帯域を同時に伸ばせるようになる。揃わなければ、詰まる場所がウェハーからパネルへ移るだけだ。