Googleの次世代AIチップ「TPU v9」をめぐり、MediaTekが関わる開発計画に遅れが生じているとの情報が浮上した。台湾の工商時報は2026年10月19日、設計変更の影響でテープアウトが2027年1月にずれ込み、出荷は2028年1〜3月になる可能性があると報じた。ただし、GoogleやMediaTekが正式に延期を発表したわけではない。今回の報道は、専用AIチップの開発において、演算回路そのものの設計だけでなく、メモリや高速接続回路を統合し、安定して量産できる製品に仕上げる能力が重要になっていることを浮き彫りにしている。

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設計変更が周辺回路にも波及、出荷は2028年初めとの観測

工商時報の10月19日付記事によると、コード名「Humufish」とされるTPU v9では、Core Aの設計変更によって開発が約3週間遅れ、その影響がMediaTekの担当とされるCore BやI/O回路の設計にも及んでいるという。ただし、これらは機関投資家筋の情報に基づくもので、GoogleやMediaTekが公表した公式な開発スケジュールではない。

同紙は、2026年11月のサンプル提出目標は維持される一方、初回のテープアウトは2027年1月、量産向け設計の確定は同年第2四半期になると伝えている。テープアウトとは、半導体の回路設計を確定させ、製造工程へ引き渡すことを指す。ただし、設計が確定してもすぐに量産・出荷できるわけではなく、試作や検証、製造工程の調整などを経る必要がある。

今回の報道では、11月に提出するとされるサンプルが具体的に何を指すのかは説明されていない。そのため、完成したTPU v9の試作品と断定したり、2027年1月のテープアウトと同じ対象の工程として扱ったりすることはできない。また、2028年初めという出荷見通しも、Google Cloudでのサービス提供開始時期を意味するとは限らない。チップの出荷と、顧客がクラウド上で利用できる状態になることは別の段階だからだ。

約3週間という設計上の遅れが、最終的な出荷時期にどれほど影響するかも不明だ。変更前の正式な出荷予定日は示されておらず、今回の情報だけで「何カ月延期された」と判断することはできない。ただし、複数の設計ブロックを統合する過程で、一部の変更が周辺回路にも波及し、製品全体の開発スケジュールに影響する可能性は読み取れる。

MediaTekの役割は演算回路だけにとどまらない

MediaTekは6月24日に公開した技術解説で、データセンター向けのカスタムASICについて、演算用のダイにメモリ接続回路や高速I/Oを組み合わせた構成を説明している。ダイとは、半導体ウエハーから切り出された個々の半導体チップを指す。同社は、これらを一つのパッケージに統合するだけでなく、ラック全体を視野に入れて性能と電力効率を最適化する方針を示している。

ASIC（Application-Specific Integrated Circuit）は、特定の用途に合わせて設計される専用半導体だ。AI向けASICでは、演算器の数を増やして計算能力を高めても、メモリから必要なデータを十分な速度で供給できなければ、演算器がデータの到着を待つことになる。また、処理を複数のダイに分散する場合は、ダイ同士が大量のデータをやり取りするための高速な接続回路も必要だ。そのため、演算回路だけでなく、メモリとの接続、ダイ間通信、電力供給まで含めて一体的に設計しなければならない。

こうした構成を考えると、Core Aの設計変更がCore BやI/O回路の見直しにつながったという報道には、技術的に理解できる背景がある。異なる回路が同じパッケージ内で連携して動作する以上、開発担当が分かれていても、データの受け渡しやインターフェースなどの設計上の依存関係は残る。ただし、今回どの回路や接続仕様が変更されたのかは明らかになっておらず、遅延の具体的な原因を特定することはできない。

なお、MediaTekの技術解説は同社のカスタムASIC事業全般を説明したものであり、TPU v9の具体的な内部構成を公開した資料ではない。Core BとI/O回路をMediaTekが担当するという情報も、あくまで工商時報の報道に基づいている。それでも、AI向けASICの開発では、演算回路の設計を請け負うだけでなく、メモリや接続技術を組み合わせ、顧客が実際に利用できるシステムへ仕上げることが重要になっていると分かる。

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Googleの現行TPUは学習向けと推論向けで設計が異なる

Googleは2026年4月22日、第8世代TPUについて、大規模な事前学習を主な用途とする「TPU 8t」と、AIモデルの実行や推論に最適化した「TPU 8i」の2種類を発表した。Googleが公開した技術仕様を見ると、同じ世代のTPUでも、用途に応じて演算性能やメモリ容量、チップ間の接続方式が異なることが分かる。

Googleの公開仕様 TPU 8t TPU 8i
チップ内SRAM 128MB 384MB
HBM容量 216GB 288GB
ピークFP4演算性能 12.6PFLOPS 10.1PFLOPS
チップ間接続方式 3Dトーラス Boardfly

特に目立つのは、推論向けのTPU 8iが、学習向けのTPU 8tよりも大きなチップ内メモリを備えている点だ。TPU 8iのSRAM容量は384MBで、TPU 8tの128MBの3倍となる。一方、FP4演算のピーク性能はTPU 8tが12.6PFLOPS、TPU 8iが10.1PFLOPSで、演算性能の最大値では学習向けモデルが上回る。

ただし、SRAM容量が3倍だからといって、実際の処理速度が3倍になるわけではない。また、FP4は4ビット浮動小数点演算のピーク性能を示す指標であり、異なる用途の処理時間をそのまま比較できる数字ではない。GoogleはTPU 8iについて、チップ内メモリの容量や通信方式を推論処理に合わせて最適化している。つまり、単純に演算性能が高いチップが、あらゆるAI処理で優れているとは限らない。

こうしたGoogleの公式な製品区分と、今回の報道に登場するTPU v9のコード名や開発担当企業との対応関係は明らかになっていない。次世代のTPU v9についても、世代名だけで用途や内部構成を判断することはできない。ただし、Googleがすでに用途ごとに異なるTPUを設計していることからも、カスタムAIチップの競争では、演算能力だけでなく、目的とする処理に適したメモリ構成やチップ間接続を設計できるかどうかが重要であることが分かる。

TPU v9でIntelの「EMIB-T」を採用か、量産の鍵は基板の歩留まり

TPU v9をめぐっては、先端パッケージング技術の採用についても新たな観測が出ている。TrendForceは10月13日に公開した独自調査の要旨で、TPU v9にIntelの先端パッケージング技術「EMIB-T」が採用されると予測した。また、2027年のパッケージ基板の歩留まりが、量産の立ち上がりとコスト競争力を左右するとの見方を示している。ただし、GoogleやIntelがEMIB-Tの採用を正式に発表したわけではなく、公開された要旨にも具体的な歩留まりの数値は示されていない。

Intelの技術資料によると、EMIB（Embedded Multi-die Interconnect Bridge）は、パッケージ基板に小型のシリコンブリッジを埋め込み、隣接するダイ同士を高速に接続する技術だ。パッケージ全体に大きなシリコン製インターポーザーを配置するのではなく、ダイ間の接続が必要な部分にブリッジを設ける構造を採用している。EMIB-Tは、これにシリコン貫通電極（TSV）を追加し、HBMへの垂直方向の電力供給にも対応する技術である。

このような先端パッケージングでは、パッケージは単に半導体を保護するための容器ではない。複数のダイを高速に接続し、メモリとの間で大量のデータを転送するとともに、各回路へ電力を供給する重要な役割を担う。どれほど高性能な演算回路を設計しても、メモリや接続回路を含めて正常に動作する製品へ組み上げられなければ、顧客が利用できる計算能力にはならない。

ここで重要になるのが、製造工程における歩留まりだ。歩留まりとは、製造した製品のうち良品として利用できるものの割合を指す。基板製造の段階で不良率が高ければ、必要な良品数を確保するために、より多くの基板を製造しなければならず、コストの上昇につながる。また、基板そのものの製造と、複数のダイを基板上に実装する組み立て工程は異なるため、どの段階の歩留まりを示しているのかを区別する必要がある。基板の歩留まりだけで、完成したパッケージ全体の生産効率やコストを判断することはできない。

Intelは、従来のEMIBについて2017年から量産に利用していると説明している。しかし、その実績がTPU v9向けとされるEMIB-Tの歩留まりや量産性を保証するわけではない。仮にEMIB-Tの採用が事実であれば、先端AIチップのパッケージングに新たな供給元が加わる可能性があるものの、実際に競争力のあるコストで安定供給できるかどうかは別の問題だ。重要なのは採用する技術の名称ではなく、その技術を使って十分な数の良品を継続的に製造できるかどうかである。

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MediaTekのASIC事業拡大目標とTPU v9の開発日程は分けて考える必要がある

MediaTekは9月22日の公式ブログで、2026年のAIデータセンター向けASIC事業の売上高が20億ドルを超えるとの見通しを示した。また、2027年のカスタムAI ASIC市場が800億ドル規模に達すると予測し、その市場機会の15〜20%を獲得する目標も掲げている。6月時点では10〜15%としていた目標を引き上げた形だ。AIデータセンター市場の拡大を背景に、カスタムASIC事業を成長分野として位置づけていることがうかがえる。

ただし、これらはMediaTekのASIC事業全体に関する予測と目標であり、TPU v9単独の売上見通しではない。また、2027年という市場規模の予測対象年と、市場シェア目標の達成時期が必ずしも一致するとは限らないため、800億ドルに15〜20%を掛けて、2027年の売上高を確定的に見積もることもできない。同様に、TPU v9の開発が遅れているとの報道だけで、MediaTekの2026年の売上見通し全体に影響が出ると判断するのも早計だ。カスタムASIC事業には複数の案件が含まれる可能性があり、それぞれの製品で量産や売上計上の時期が異なることを考慮する必要がある。

台湾のASIC業界では、すでに売上が大きく伸びている企業もある。GUC（Global Unichip Corporation）が10月5日に発表した2026年9月の売上高は71億4,500万台湾ドルとなり、前年同月比で97.8%増加した。ただし、この月次売上資料には顧客別や製品別の内訳が示されていないため、GoogleのTPU需要がどの程度寄与したのかを判断することはできない。

今後、TPU v9の開発状況を評価するうえでは、設計変更がいつ完了するかだけでなく、採用されるパッケージング技術の量産準備がどこまで進むかが重要になる。MediaTekが演算回路やI/Oなどの設計を適切に統合し、製造側が十分な歩留まりで製品を供給できれば、Googleは用途に応じた専用AIチップの導入規模を拡大しやすくなる。一方、いずれかの工程で問題が生じれば、設計自体が完成していても、製品の出荷や実際のサービス展開に影響が及ぶ可能性がある。カスタムASIC市場で事業を拡大するには、開発案件を獲得するだけでなく、設計から量産までを円滑に進め、顧客が必要とする規模で安定供給できる体制を確立することが求められる。