TrendForce Newsは9月23日、IntelのEMIB向けパッケージ基板の歩留まりが、2026年第2四半期の約30％から現在は約45％まで改善したと報じた。数字の出所は匿名の業界関係者で、サプライチェーンでは2027年第1四半期に60％まで引き上げることを目標としているという。

Intelは次世代技術「EMIB-T」をAI半導体向けに広げようとしている。ただし、基板を良品として製造できる割合が上がったからといって、チップや高帯域幅メモリー（HBM）を搭載した完成品を同じ割合で出荷できるわけではない。

今回報じられた数字は、量産に向けてどの工程が前進し、どこにまだ不透明な部分が残っているのかを考える手がかりになる。

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基板の良品率はどこまで改善したか

TrendForce Newsが伝えた歩留まりは、Intelの完成パッケージではなく、EMIB向け基板についての数字だ。日本のサプライヤーの方が歩留まりは安定しているとも報じられているが、企業ごとの数値や比較条件は明らかになっていない。

TrendForce Newsによれば、EMIB向け基板の歩留まりは2026年第2四半期の約30％から、同年9月時点で約45％まで改善した。一方、2026年第4四半期の50％と2027年第1四半期の60％は、サプライチェーン側が掲げる目標値だ。

時点 基板歩留まり 数字の扱い
2026年第2四半期 約30％ 業界関係者に基づく過去の推定
2026年9月時点 約45％ 業界関係者に基づく現在の推定
2026年第4四半期 50％ サプライチェーン側が目指す水準
2027年第1四半期 60％ サプライチェーン側が目指す水準

ただし、最初の2つの数字を、同じサプライヤーが同一仕様の基板について測定した連続データとみなせるだけの情報はない。投入枚数や良品判定の基準、企業ごとの内訳も公表されていない。

仮に、同じ仕様の基板を同じ枚数だけ投入し、判定基準も変わっていなかったとすれば、歩留まりが30％から45％へ改善すると、得られる良品の数は50％増えることになる。しかし、この単純計算を実際の供給量にそのまま当てはめることはできない。

目標値についても注意が必要だ。

台湾の基板メーカーUnimicronの幹部は、CommonWealth Magazineの取材に対し、自社と日本の2社が2027年の初期量産段階で50％の歩留まりを目標としていると説明した。これは7月の決算説明会を受けて8月に掲載された記事で、9月23日に報じられた「2027年第1四半期に60％」という業界関係者の目標とは、対象となる企業や工程条件が同じかどうか分からない。

そのため、両者を結びつけて「すべてのサプライヤーが2027年初めに60％へ到達する」と解釈することはできない。

小さなシリコンブリッジを基板に埋め込む

IntelのEMIBは、複数のチップが隣り合う部分に小さなシリコンブリッジを配置し、それをパッケージ基板の内部に埋め込んでチップ同士を接続する技術だ。

EMIB-Tでは、このブリッジにシリコン貫通電極を追加し、基板側からチップへ電力を供給するための経路も設ける。

Intelの説明によれば、広い面積を覆うシリコンインターポーザーを使わず、高密度な配線が必要な部分だけにシリコンを配置できる。これによって、シリコン材料や配線にかかるコストを抑えられる可能性がある。

ただし、これは完成パッケージが競合方式より何％安くなるかを示すものではない。

基板の不良率が高ければ、同じ数の良品を得るために、より多くの基板を加工する必要がある。その結果、製造にかかった費用を少ない良品で負担することになる。必要な部分だけにシリコンを使うことで材料費を抑えられても、基板そのものの製造費や、その後の組み立て工程のコストが膨らめば、完成品で価格面の優位性を出せるとは限らない。

EMIBでは、基板メーカーが製造する土台そのものにシリコンブリッジを組み込む。

高密度な接続部分を必要な場所だけに設けられる一方、基板の製造段階でブリッジの位置や接続面を高い精度でそろえなければならない。

TrendForce NewsはCommonWealth Magazineの取材内容を引用し、シリコンと有機基板では熱膨張率が異なることが、この工程を難しくする要因の一つだと伝えている。

加熱工程を経てもシリコンブリッジを所定の位置に保ち、その上に搭載するチップとの接続面を正確に維持する必要がある。

今回報じられた約45％という歩留まりは、基板工程では依然として不良が多いことを示している。ただし、どの種類の欠陥が不合格の主因なのか、それぞれの工程が不良率にどの程度影響しているのかは公開されていない。

したがって、残る不良の原因を熱膨張率の違いだけで説明することはできない。

比較対象となるCoWoSについても、方式は一つではない。

TSMCの公式説明によると、CoWoS-Sは大型のシリコンインターポーザーを使用する。一方、CoWoS-Lでは再配線層（RDL）を使ったインターポーザーに、局所的なシリコン配線部品を組み込む。最初の3.5倍レチクルサイズ版は2024年から量産されている。

そのため、「EMIBは局所的なシリコンブリッジ、CoWoSは全面シリコン」という単純な対比をCoWoS-Lにまで当てはめると、技術構造を正確に表せなくなる。

違いの一つは、高密度な局所配線をパッケージ基板そのものに組み込むのか、その上に置かれるインターポーザー側に組み込むのかという、製造工程の分担にもある。

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増産投資は進むが、EMIB-T専用の供給量は見えない

Intelは2025年第4四半期の決算説明資料で、EMIBとEMIB-Tの品質と歩留まりを改善し、2026年後半から生産を立ち上げたいという顧客需要に対応していく方針を示した。

これはIntelが歩留まり改善に取り組んでいることを示す説明ではあるものの、今回報じられた基板歩留まりの数字をIntel自身が確認したことを意味するわけではない。

またIntelは、従来型のEMIBを2017年から量産していると説明しているが、その実績を新しいEMIB-T基板の歩留まりにそのまま当てはめることもできない。

基板メーカー側では設備投資が始まっている。

イビデンは、AIサーバーなどに使われる高性能ICパッケージ基板の生産能力を増やすため、2026年度から2028年度までに約5000億円を投じる計画を発表した。既存工場を含めて設備を増強し、2027年度から順次量産を始める予定だ。

ただし、同社の発表資料では、この5000億円すべてがEMIB-T向けの投資とはされていない。

そのため、この投資額からIntel向けEMIB-T基板の月間供給量や、それを使ったAI半導体の完成品出荷数を逆算することはできない。

時期についても、それぞれ別の基準で示されている点に注意が必要だ。

イビデンが示した「2027年度から」という時期は、日本企業の会計年度に基づく設備稼働計画だ。一方、TrendForce Newsが報じた「2027年第1四半期までに60％」という数字は、基板歩留まりの目標時期を示している。

設備が稼働し始める時期、基板の歩留まりが改善する時期、顧客向けの完成品が出荷される時期はそれぞれ異なる。この3つを現時点で一つの量産スケジュールとして結びつけるだけの根拠はない。

供給量は設備能力だけで決まるものでもない。

基板に搭載する演算チップとHBMを確保し、パッケージとして組み立てた後の検査にも合格しなければ、顧客へ出荷できる完成品にはならない。

Intel自身が示している製造工程でも、チップ単体での選別、パッケージ段階での試験、最終的なシステム試験は別々の工程として存在する。

そのため、今回報じられた基板歩留まり45％と、過去にEMIB技術全体について報じられた高い歩留まりを、同じ条件で測った数字として比較することはできない。

顧客による採用予測と、実際の製品出荷は別に考える

TrendForceが9月18日に公表した独自調査では、Googleが2027年にEMIB-Tを採用すると予測されており、AWSについてもEMIB技術を試験しているとされる。

ただし、GoogleやAWS自身が、その時期にEMIB-Tを採用した製品を量産・出荷すると発表したわけではない。

同調査では、技術の成熟度や歩留まりを理由に、AI半導体向けの先端パッケージではCoWoS-Lが2028年まで主流を維持するとも予測している。

EMIB-Tへの関心が高まることと、現在主流となっている量産方式を短期間で置き換えることは別の話だ。

基板の歩留まりが目標水準まで改善すれば、良品基板を安定して確保しやすくなる可能性はある。

その次に注目すべきなのは、EMIB-T基板を使った完成パッケージが顧客の検査をどの程度通過し、実際に月間どれほど出荷されるようになるかだ。

Intelやサプライヤーが工程ごとの実績値を開示するようになれば、必要な部分だけにシリコンを配置するEMIB-Tの材料面での利点が、最終的な製造コストや供給能力の向上にもつながるのかを判断しやすくなる。