TSMCが、記憶セルを立体的に積層する「3D DRAM」の製造を検討していると、The Informationが2026年11月6日に報じた。TSMCはすでにSK hynixとHBM4向けの協業を発表しているが、その中心は積層メモリの土台となるロジック回路の製造と先端パッケージングであり、記憶セルそのものを製造するわけではない。今回の報道が事実であれば、TSMCがDRAMの製造工程に本格的に関わる可能性が浮上したことになる。
HBMが完成したDRAMダイを垂直方向に積み重ねるのに対し、セル積層型3D DRAMは、単一のダイ内部で記憶セルを積層する技術を指す。両者は同じ立体構造でも、製造工程が根本的に異なる。TSMCがセル積層型3D DRAMの製造に踏み切れば、従来のロジック回路や実装技術に加え、記憶セルを形成する工程にも事業領域を広げることになる。ただし、現時点で正式な参入や量産開始が決まったわけではない。
参入検討の報道と製造拠点の選択肢
The Informationの報道によると、TSMCは3D DRAMの製造拠点について、新工場の建設と既存工場の買収・転用を選択肢として検討している可能性がある。生産開始時期は不明であり、具体的な設備投資計画が決定したとの情報もない。現段階では、製造拠点の確保を含めて参入の可能性を探っていると捉えるのが適切だ。なお、The Informationの原記事は購読制のため全文を確認できておらず、2026年11月7日時点でTSMC自身による3D DRAM参入の公式発表も確認できていない。
そもそも「3D DRAM」という名称は、文脈によって指す技術が異なる。東京エレクトロン（TEL）の2026年4月1日の技術解説では、完成したDRAMダイを積み重ねるHBMなども含めた広義の3D DRAMと、単一ダイ内部で記憶セルを立体的に形成する狭義の3D DRAMを区別している。今回の報道で言及されているセル積層型3D DRAMは後者に当たる。HBMと混同すると、TSMCが新たに参入しようとしている領域を正しく理解できない。
HBMのロジック回路製造と、DRAMの記憶セル製造は何が違うのか
SK hynixが2024年4月19日に発表したTSMCとの協業には、HBM4のベースダイにTSMCの先端ロジック製造プロセスを採用する計画が含まれている。ベースダイはHBM積層構造の底部に配置されるロジックチップで、その上にデータを記憶する複数のコアDRAMダイが重ねられる。積層したダイ同士の電気的な接続には、シリコン貫通電極（TSV：Through-Silicon Via）が使われる。つまり、TSMCが担当するベースダイの製造と、SK hynixが担うDRAMの記憶セル製造は、異なる工程に属する。
両社の協業では、TSMCの先端パッケージング技術「CoWoS」との統合を最適化する方針も示された。CoWoSは、GPUなどのロジックチップとHBMを高密度の配線で接続するためのパッケージング技術であり、シリコンインターポーザなどを使う2.5D実装が代表的な構成だ。この技術も、DRAMダイ内部で記憶セルを形成する工程とは直接関係しない。なお、2024年の協業発表では2026年のHBM4量産が予定されていたが、当時の計画と実際の量産実績は区別する必要がある。
HBM4のベースダイ、HBMの積層構造、セル積層型3D DRAMの違いは、何を製造し、どの単位で積み重ねるかにある。
| 比較対象 | 製造・積層するもの | 技術上の位置付け |
|---|---|---|
| HBM4のベースダイ | HBM積層構造の土台となるロジック回路 | SK hynixとTSMCの協業対象。TSMCの先端ロジック製造プロセスを採用する計画 |
| HBM | 製造済みのコアDRAMダイ | ベースダイ上に複数のDRAMダイを積層し、TSVなどで接続する |
| セル積層型3D DRAM | 単一ダイ内部の記憶セル | 半導体製造工程で記憶セル自体を垂直方向に積層する技術 |
この分類は、SK hynixの協業発表、前述のTELの解説、imecが2025年に公開した技術レビューに基づいている。積層する対象と製造工程の違いを整理したものであり、性能や製造コスト、量産状況を同じ条件で比較したものではない。また、imecが研究する技術がTSMCに採用されることを意味するものでもない。
重要なのは、TSMCがすでにHBM4向けのロジック回路を手がけているからといって、その技術を延長するだけでセル積層型3D DRAMを製造できるわけではないという点だ。記憶セルを立体的に形成するには、従来のロジック回路やHBMの実装とは異なる製造上の課題を解決する必要がある。TSMCがどのような材料やセル構造を採用するのかは、現時点で明らかになっていない。
記憶セルの積層には、製造工程そのものの変革が必要になる
一般的なDRAMは、1個のトランジスタと1個のキャパシタを組み合わせた「1T1C」と呼ばれる構造でデータを保持する。キャパシタに蓄えた電荷の有無によって情報を記録する仕組みだ。しかし、半導体の微細化が進むにつれて、キャパシタを十分に小さくしながら必要な電荷保持能力を維持することが難しくなっている。imecの技術レビューでも、キャパシタの寸法や漏れ電流がDRAMの高密度化とデータ保持時間を制約すると指摘されている。蓄積した電荷は時間とともに失われるため、定期的にデータを書き直すリフレッシュ処理が必要となり、その際の消費電力も無視できない。
こうした制約を乗り越える方法として研究されているのが、平面上でセルをさらに微細化する代わりに、垂直方向へ積み重ねるモノリシック3D DRAMだ。HBMのように完成済みのチップを積層するのではなく、半導体の製造工程で記憶セルを複数層にわたって形成する。これによって単位面積当たりの記憶容量を増やせる可能性があるものの、複数層のトランジスタを製造し、それぞれの電気的特性を安定させる必要がある。立体構造を形成できることと、実用的なメモリとして安定動作させられることは別の課題だ。
imecが研究している技術の一つに、酸化物半導体のIGZO（インジウム・ガリウム・亜鉛酸化物）を利用した「2T0C」構造がある。従来の1T1Cとは異なり、読み出し用と書き込み用に2個の薄膜トランジスタを使用し、独立した蓄積キャパシタを省略する方式だ。ただし、電荷を保持するための容量そのものがなくなるわけではない。読み出し用トランジスタに存在する寄生容量を利用してデータを記憶する仕組みであり、従来のDRAMとは異なるセル設計が求められる。
IGZOの利点の一つは、比較的低温で薄膜トランジスタを形成できる可能性があることだ。これにより、半導体の配線形成工程であるBEOL（Back-End-of-Line）に記憶セルを組み込む道が開ける。imecは、この特性を利用して周辺回路の上にメモリアレイを配置する構造や、記憶セルを複数層に積み重ねる技術を研究している。既存の回路の上にメモリ層を形成できれば、平面方向への微細化だけに依存せず、記憶密度を高められる可能性がある。
ただし、imecの技術レビューでは、IGZOトランジスタの信頼性が重要な課題として挙げられている。特に問題となるのが、正のゲート電圧と温度の影響によって特性が変化するPBTI（Positive Bias Temperature Instability）だ。この現象によってトランジスタのしきい値電圧が変動したり、ドレイン電流が低下したりする可能性がある。高密度のセルを形成できても、読み書きを担うトランジスタの特性が長期間安定しなければ、実用的なDRAMとして成立しない。なお、これらはimecが公開した研究上の課題であり、TSMCがIGZOや2T0Cを採用することを示すものではない。
さらに、記憶セルを積層した後の検査や不良への対応も難しくなる。TELに掲載された伊藤元昭氏の解説では、積層構造の中間層を検査・修復することの難しさが指摘されている。単に各層を形成できるだけでなく、不良セルや不良層を特定し、製品として利用可能な状態に仕上げなければならない。製造したチップのうち良品として出荷できる割合を示す「歩留まり」が低ければ、製造コストが膨らみ、量産の採算性を損なうことになる。
TSMCの参入を評価する鍵は、量産計画と安定供給能力
TSMCがセル積層型3D DRAMの製造に進めば、既存のHBM協業におけるロジック回路の供給から、データを記憶する部分の製造へ事業領域が広がる可能性がある。ただし、どの企業がメモリを設計し、誰が製造を担うのかという事業形態は明らかになっていない。TSMCが従来のファウンドリ事業と同様に他社設計のDRAMを受託製造するのか、独自製品の販売まで手がけるのかによって、既存のメモリメーカーとの関係も大きく変わる。受託製造であれば既存企業との協業を拡大する可能性もあり、直ちにSK hynixやSamsung Electronics、Micronとの直接競争に発展するとは限らない。
また、AI向けメモリに求められるのは、記憶容量の大きさだけではない。GPUなどの演算装置へ大量のデータを高速に供給するメモリ帯域や、演算チップとの接続を担うパッケージング技術も重要になる。セル積層型3D DRAMによって記憶密度が高まったとしても、それだけでHBM全体の性能や供給能力が向上するわけではない。今回の報道には量産開始時期や生産能力、具体的な製品仕様が含まれておらず、短期的なメモリ不足の解消やPC向けDRAM価格の改善につながると判断する根拠はない。
TSMCの参入が半導体業界に与える影響を評価するには、正式な事業方針に加え、採用するセル構造、製造プロセス、製品仕様、量産日程が明らかになる必要がある。さらに、生産規模に見合う歩留まりを確保し、良品を安定して供給できるかが重要な判断材料となる。これらの条件が満たされれば、TSMCはメモリを支えるロジック回路や実装技術の供給者から、記憶セルそのものの製造を担う企業へと役割を広げることになる。
