Nagare Labsが開発を進める新型メモリ「Z2RAM」を巡り、85℃で300秒を超えるデータ保持を達成した研究成果が注目を集めている。同社は2026年10月26日、AIチップの近くに配置し、高速性と大容量を両立させる新たなメモリ技術としてZ2RAMの構想を発表した。ただし、300秒という数値はデータを保持できる時間であり、読出し速度を示すものではない。また、この記録を達成した研究用メモリセルと、同社が製品化を目指すZ2RAMでは構造が異なる。研究段階で実証された性能と、製品化に向けた設計上の予測を区別することが、この技術の実力を評価するうえで重要になる。
現在のメモリ階層では、SRAMが低遅延のアクセスに、DRAMやHBMが大容量のデータ保持に強みを持つ。Z2RAMは、その中間を埋める新たなメモリとして開発されている。独立した蓄積キャパシタを使用しない「キャパシタレス」方式を採用し、複数のメモリ層を垂直方向に積み重ねることで、高速性と記憶密度の両立を目指す構想だ。ただし、キャパシタレスとは電荷を保持しないという意味ではない。研究で使われた3T構造は3個のトランジスタ、製品構想の2T構造は2個のトランジスタを使用するものであり、同社が掲げる記憶密度の目標を評価する際にも、この違いを理解しておく必要がある。
300秒の保持時間、2.6nsの読出し、SRAM比5倍の密度はそれぞれ別の指標
Z2RAMに関連して公表されている性能指標には、異なる構造や実証段階の数値が含まれている。85℃で300秒を超えるデータ保持時間は、FABと呼ばれる3Tメモリセルを使った研究で実測された値だ。一方、読出し遅延2.6nsは7nmプロセスを想定したFAB設計の予測値であり、SRAM比5倍という記憶密度は、6層構造のZ2RAMが目指す第1世代の性能目標に当たる。これらは同一のメモリセルで同時に達成された性能ではない。
VLSI 2026の公式公開要旨とNagare Labsの公式サイトに基づき、主な数値を整理すると次のようになる。
| 性能指標 | 対象構造・比較条件 | 実証段階 | 数値が意味するもの |
|---|---|---|---|
| 85℃で300秒超の保持時間 | FAB方式の3Tゲインセル | 実測 | 研究用メモリセルのデータ保持性能 |
| 読出し遅延2.6ns | 7nmプロセスを想定したFAB設計 | 設計予測 | 微細化したセルの読出し速度 |
| SRAM比5倍の記憶密度 | 6層Z2RAMと2nm高密度SRAMの比較 | 第1世代の目標・レイアウトシミュレーション | 積層構造による記憶密度の向上 |
この表は、各技術の性能を直接比較したものではなく、構造と検証段階の違いを整理したものだ。300秒を超えるデータ保持を達成した3Tセルが、2.6nsで読み出せることや、SRAMの5倍の記憶密度で製造できることまで実証されたわけではない。Nagare Labsは公式サイトで、DRAM比14倍の速度や、SRAM比約3分の1の読出しエネルギーも第1世代の予測値として掲げている。これらも実際の製品を使ったベンチマーク結果ではなく、特に読出しエネルギーの予測値から、AIシステム全体の消費電力が3分の1になると判断することはできない。
FABに関する研究は、2026年のVLSI Symposiumでセッション「T18.4」として発表されたものであり、今回新たに公開された論文ではない。論文のDOIは10.1109/VLSITechnologyandCir65830.2026.11577450である。公開要旨からは測定結果と設計予測の概要を確認できるものの、試料数や測定誤差、保持時間のばらつきなどの詳細は分からない。したがって、研究セルの性能がどの程度の再現性を持つのかについても、公開情報だけでは判断できない。
キャパシタレスでも電荷は保持する――Z2RAMの仕組み
Nagare Labsは公式サイトで、Z2RAMの基本構造を「2個のトランジスタとシールド」と説明している。書込み用トランジスタを通じて記憶ノードに電荷を蓄え、読出し用トランジスタでその状態を検出する仕組みだ。同社は、読出し時に記憶している電荷を失わない非破壊読出しを目指している。従来のDRAMに必要な独立した蓄積キャパシタを省く一方、記憶ノードの電荷と電気容量を利用する点は変わらない。
この方式は「ゲインセル」と呼ばれるメモリ構造の一種であり、読出し用と書込み用の経路を分けられることが特徴だ。Z2RAMは、こうしたメモリセルを単一のダイ内部で垂直方向に積み重ねる「モノリシック3D」構造によって、記憶密度の向上を目指している。完成した複数のDRAMダイを積層するHBMとは異なり、半導体の製造工程でメモリセル自体を多層化する構想である。
一方、300秒を超える保持時間を実証したFABの研究セルは、折り畳んだ非対称の3T構造を採用している。VLSI 2026の公開要旨によると、書込み側ではゲートなどが重ならない構造を採用し、書込みワード線から記憶ノードへの不要な容量結合を抑制する。読出し側では逆に容量結合を積極的に利用し、読出しワード線の電圧変化によって記憶ノードの電圧を引き上げる仕組みだ。これにより、トランジスタのしきい値付近での動作への依存を減らし、しきい値電圧のばらつきに対する許容度を高める狙いがある。
研究では、電源電圧1Vの条件で1.48Vの「メモリウィンドウ」が測定された。メモリウィンドウとは、異なる記憶状態を読み分けるための電圧差を指し、電源から1.48Vを供給したという意味ではない。この結果は、容量結合を利用した電圧の引き上げによって、読出し時の判別余裕を確保できることを示している。ただし、こうした3T構造での測定結果が、トランジスタ数を減らした2T構造でも再現できるかは実証されていない。
300秒の保持時間は、どのような条件でリフレッシュを不要にするのか
FAB研究の公開要旨では、GPUの最終段キャッシュが想定用途として挙げられている。これは、キャッシュ階層の中で主記憶に最も近い位置にあるキャッシュを指す。要旨によると、7nmプロセスを想定したFAB設計の性能予測は、AIワークロードから調べた最大データ寿命を前提とすれば、この用途でリフレッシュ不要の要件を満たすという。
ここで重要になるのが「データ寿命」という考え方だ。データ寿命とは、キャッシュに保存されたデータが必要とされる期間を指す。メモリセルが電荷を保持できる時間よりもデータ寿命が短ければ、定期的なリフレッシュ処理を行わずにデータを利用できる可能性がある。つまり、保持時間が長いほど無条件に優れているというよりも、実際のワークロードでデータを保持する必要がある時間との関係が重要になる。
Nagare Labsの公式サイトには、リフレッシュ頻度を極めて低く抑えられるという説明と、リフレッシュサイクルが不要になるという説明がある。しかし、これらをすべての用途で永久にリフレッシュが不要になるという保証と解釈することはできない。長い保持時間は不揮発性を意味するものではなく、電源を切ってもデータを保存できることが実証されたわけでもない。
また、AI向けメモリという共通点だけで、GPUの最終段キャッシュと、推論時のKVキャッシュやモデルの重みを保存する領域に同じ条件を適用することもできない。必要なデータ保持時間は用途によって異なり、動作温度によってもセルの保持性能は変化する。公開要旨からは、セル間の保持時間の分布や85℃を超える温度での特性を確認できない。リフレッシュをどこまで省略できるかを判断するには、各用途のデータ寿命と、実際の動作温度におけるメモリアレイ全体の保持性能を比較する必要がある。
6層への積層で課題となる放熱と給電
Z2RAMが目指す多層構造を実用化するうえでは、メモリセル単体の性能に加えて、積層した際の放熱や給電も重要になる。この問題を考える参考になるのが、16枚のDRAMとロジック回路を積層する構造を検討した別の研究だ。Janak Sharda氏らによる論文『3-D Stacked HBM and Compute Accelerators for LLM』は、2025年にIEEE JXCDCに採録された研究であり、公開された採録済み著者版では、異なる積層構成における熱と給電の制約をシミュレーションしている。ただし、これはZ2RAMそのものを試験した研究ではない。
同論文では、ロジック回路の上にHBMを配置する構造では放熱が、HBMの上にロジック回路を配置する構造では給電経路の電圧降下が、それぞれ重要な課題になると指摘している。ロジック回路が発生する熱を効率よく逃がすには熱伝導経路を確保する必要があり、大きな電流を安定して供給するには配線の抵抗による電圧降下も抑えなければならない。積層する順序を変えるだけでは両方の問題を解決できず、放熱経路と給電経路を考慮した設計が求められる。
論文のFig.4に示されたHBM-on-logicモデルでは、DRAMの上限温度を95℃と仮定した場合、ロジック回路の電力密度は220W/cm²に制限される。一方、配線形成工程であるBEOL（Back-End-of-Line）部分の熱伝導性を改善したモデルでは、許容される電力密度が300W/cm²まで高まった。シミュレーションに使用された寸法や熱特性などの条件は、論文のTables I・IIに示されている。
ただし、95℃はあくまでこのシミュレーションで設定された温度条件であり、すべてのDRAMに共通する規格上の上限温度でも、実機で測定された耐熱性能でもない。また、FAB研究で保持時間を測定した85℃との差を、そのままZ2RAMの温度余裕と考えることもできない。Z2RAMが計画する6層構造についても、実際の材料や積層構造に基づき、必要なデータ保持性能を維持できる温度条件と、その条件下で許容されるロジック回路の動作電力を検証する必要がある。
実用化の鍵は、2Tアレイで速度と保持性能を両立できるか
Nagare Labsの2026年10月26日の発表では、量産に適した材料の採用や、300mmウエハーを用いた製造、BEOL工程の活用を目指す方針が示されている。ただし、研究段階のセル構造を製品として実用化するには、必要な容量を持つ2Tメモリアレイを製造し、十分な歩留まりと動作の安定性を確保しなければならない。特に、セル間の特性のばらつきや積層による温度変化が、読出し速度と保持時間にどのような影響を与えるかが重要になる。量産を想定した製造方式が示されていることと、実際に量産可能な技術として検証されたことは区別する必要がある。
製品としての性能を判断するには、6層に積層した2Tアレイで、読出し速度、データ保持時間、読出しエネルギーを同じ動作条件で測定した結果が求められる。さらに、メモリセル単体だけでなく、周辺回路を含めた消費エネルギーや、積層構造における温度条件も評価しなければならない。現在確認できる公開資料では、これらの性能を同時に達成したことを裏付ける製品レベルのデータは示されていない。
Z2RAMの構想が実現すれば、SRAMほど大きな面積を必要とせず、DRAMよりも低遅延でアクセスできる新たなメモリ階層として、AIチップの近くに配置できる記憶容量を増やす選択肢となり得る。ただし、その実現可能性を判断するには、3T研究セルの長い保持時間や設計シミュレーションだけでは不十分だ。実用的な容量を持つ2Tアレイで、速度、保持時間、消費エネルギー、積層時の熱的制約を同時に満たせるかが、Z2RAMの製品化を左右する最大の焦点となる。
