Futurum Groupは2026年8月24日、Intelとの協業レポートを公開し、次世代プロセス「Intel 18A-P」がDiamond RapidsなどのCPU設計にどのような影響をもたらすのかを解説した。そこで前面に出たのが、量産シリコンで測った「約0.5Vで周波数30%向上」という数字である。ただし、これは18A-Pを18Aと比べた結果でも、Diamond RapidsやNova Lakeを現行CPUと比べた製品性能でもない。FinFETからGAAトランジスタと裏面電源へ移った効果、18A-Pが18Aへ加える改善、完成品の性能という三つを分けて読む必要がある。

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0.5Vの30%は、FinFETとのコア比較

30%の出どころは、Intelの技術者が2026年6月のIEEE/JSAP Symposium on VLSI Technology and Circuitsで発表した査読付き論文である。Intelは、RibbonFETとPowerViaを採用したCPUコアをFinFET設計と比べ、約0.5Vで周波数が約30%高かったと報告した。供給電圧をそろえ、同じクラスのコアを比較した測定であり、マイクロアーキテクチャーの世代差を測ったものではない。

Intelの現行プラットフォーム資料は、この30%をIntel 18Aの説明に置いている。Futurum Groupはさらに、測定データが18Aで製造したCore Ultra Series 3「Panther Lake」の量産シリコンから得られ、数千枚のウェハーと約6万ダイを対象にしたと記した。同社は2026年7月20日にIntel FellowのEric Fetzer氏らから48分間の説明を受けている。一方、レポートはIntelとの協業で作られたもので、第三者が実施したベンチマークではない。FinFET側の製品名や分布の生データ、誤差範囲も公開されていない。

低電圧で差が大きくなる理由は、回路の遅延をトランジスタが支配するからだ。0.5V付近では、供給電圧としきい値電圧の間に残る余裕が小さく、トランジスタの切り替えに時間がかかる。RibbonFETはゲートがチャネルを四方から囲むため、FinFETより静電制御を強め、低いしきい値電圧を使いやすい。PowerViaは電力をウェハー裏面から直接届け、配電網で失われる電圧を減らす。デバイスが速くなった効果が、コア周波数へ反映されやすい動作点なのである。

約0.5Vは、省電力を優先する低い動作点だ。サーバーやデスクトップCPUの最大ブーストクロックを測る条件ではない。30%は、低電圧で同じ周波数をより少ない電力で維持する設計や、従来は使いにくかった低い電圧域を利用する可能性を示す。製品全体が30%高速になるという読み方はできない。

4つの数字が示す18A-Pの上積み

Intel 18A-Pは、GAAと裏面電源を導入済みの18Aを改良した派生プロセスである。Intelは、18A-Pが2026年6月にリスク生産へ入ったと開示した。18Aからの改善を測る数字は30%ではなく、次のように対象と条件が分かれている。

Intel公称値 比較対象と条件 測っている範囲
性能9%超向上 18A-P対18A、同一電力、0.75V 配線済みArmコア・サブブロック
電力18%超削減 18A-P対18A、同性能、0.75V 同じArmコア・サブブロック
周波数約12%向上 18A-P対18A、同一リーク トランジスタと低層配線を含むフロントエンド
周波数10%超向上 同等の容量負荷 Power Boostを使う性能重視デバイスとクリティカルパス

9%と18%は、18A-Pの改善を同一電力と同性能という二つの条件で示した値である。12%はCPUコア全体のクロックではなく、フロントエンドの指標だ。Power Boostの10%超も、チップ上の全回路へ均等に効く数字ではない。四つを足し合わせても、18A-Pの総合性能向上率にはならない。

Power Boostは、表面側のコンタクトと裏面の直接コンタクトをPowerViaへつなぐ。Intelの測定では、18Aに対してNMOSの駆動電流が約5%、PMOSが約16%改善し、外部抵抗はそれぞれ20%と12%下がった。設計者はこの高性能デバイスを、周波数を決める経路へ選んで配置できる。低消費電力向けのデバイスも増え、ロジックのしきい値電圧は4ペアから5ペア以上になった。18A-Pの利点は、一つの大きな数字より、回路ごとに速度と電力を調整する選択肢が増えた点にある。

18A-Pは18Aと設計ルール互換で、既存IPと設計フローを再利用しやすい。ただし、18A向け設計を移すだけでPower Boostの最大効果が自動的に加わるわけではない。新しいデバイスをどの経路へ使うかは設計側が決める。互換性は移行の負担を抑えるが、同じ歩留まりや製品投入時期まで保証しない。

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高電圧ではトランジスタより配線が効く

供給電圧を上げると、トランジスタの切り替えは速くなる。すると信号が配線を移動する時間の比率が高まり、低電圧で得たデバイス改善をコア周波数へ移しにくくなる。最大クロックに近い領域では、配線抵抗と容量に加え、瞬間的な電圧降下や発熱も制約になる。

PowerViaは、この高電圧側でも働く。Intel 18Aの配線済みコアでは、Intel 3の表面電源と比べて最悪時の動的電圧降下を約10分の1に抑えた。Intelは、その余裕を使って最大周波数を5〜6%高めるか、動的電力を15%超下げられるとする。これは18AとIntel 3の電源配線を比べた値であり、18A-Pが18Aへ加える利得ではない。

18A-Pは配線にも手を入れる。Futurum Groupのレポートは、上層へ粗いピッチの金属配線を2層追加することで、1.1Vでは周波数が3%、0.65Vでは2%高まり、電力も2%減ると説明した。元のVLSI論文概要が示すのは、実シリコンではなく設計段階の解析であり、Diamond Rapidsを測った結果ではない。トランジスタをさらに変えるのではなく、信号経路の抵抗と容量を減らす対策である。

熱にも別の数字がある。Intelは18A-Pで接合スタックの熱コンダクタンスを約50%高め、熱を考慮した設計フローと組み合わせて、18A比の熱抵抗を20〜40%改善したと公称する。1,500W/cm²という高電力密度の評価では、温度上昇幅が最大40%小さくなった。CPUの平均温度が40%下がるという意味ではないが、局所的な熱が最大周波数を制限する回路では、持続性能を保つための余裕になる。

Diamond Rapidsは確定、Nova Lakeは協業レポート段階

IntelはHot Chips 2026で、次世代Xeon「Diamond Rapids」のコアチップレットに18A-Pを使うと公式発表した。最大256コアと1.28GBのラストレベルキャッシュを備え、16チャネルのメモリーは最大12,800MT/sに達する。一つのパッケージへ多くのコアを収めるほど、限られた電力の配分と局所的な発熱が厳しくなるため、18A-Pの低電圧デバイスと高性能デバイスを使い分ける意味は大きい。

それでも、IntelはDiamond Rapidsの周波数やTDPを公表していない。SKUごとの性能も、出荷時期も未発表である。18A-Pのリスク生産開始は、生産用ラインで量産性を詰める段階へ進んだことを示すが、高量産や顧客出荷の開始とは異なる。30%や9%からDiamond Rapidsのベンチマーク結果を予測できる状態にはない。

Nova Lakeについては、さらに慎重さが要る。Futurum GroupのIntel協業レポートは、Diamond RapidsとNova Lakeが18A-Pの初期利得を届ける予定だと記した。しかし、今回確認できたIntelの公開一次資料は、Nova Lakeという製品名、どのタイルをどのノードで作るか、発売時期を公式化していない。協業レポートの「予定」は製品計画を知る有力な材料だが、公開仕様の確定には当たらない。

18A-Pの成否は、最終的に製品の数字で測ることになる。Diamond RapidsではSKU別の周波数とTDPを確認し、同じ電力枠での1コア性能と全コア性能を測る。Nova Lakeでは、まずIntelが製品名とタイル構成、採用ノードを公表することが出発点になる。0.5Vの30%が価値を持つのは、こうした製品条件の中で性能か電力のどちらかへ変換できたときである。