2026年から2027年にかけて、Intelはクライアント向けCPU「Nova Lake」とサーバー向けCPU「Diamond Rapids」の投入を計画しているが、2025年9月付で更新された公式技術文書「Intel Architecture Instruction Set Extensions and Future Features」において、これらに採用されるマイクロアーキテクチャの核心部分が明らかとなった。これらの次世代プロセッサは、単なる性能向上に留まらず、Intelの半導体製造技術とCPUアーキテクチャ双方における覇権奪還への強い意志を示すものだ。Nova Lakeでは最大16個のPerformance-core（Pコア）と32個のEfficient-core（Eコア）を搭載する可能性が示唆され、クライアントコンピューティングのマルチスレッド性能を新たな次元へと引き上げる。一方、Diamond Rapidsは最大192個のPコアを一つのパッケージに収め、データセンターの性能密度を再定義しようとしているようだ。

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Intel 2026-2027年ロードマップの全体像：18Aプロセスへの賭け

Nova LakeとDiamond Rapidsの性能を根底から支えるのが、Intelの次世代プロセス技術「Intel 18A」である。これは単なる微細化ではなく、トランジスタ構造と電力供給方式に根本的な革新をもたらす、Intelの未来を賭けた技術だ。

Intel 18Aは、2つのブレークスルー技術を業界で初めて量産に適用する。

  1. RibbonFET: FinFET構造に代わるGate-All-Around（GAA）トランジスタの一種。チャネルの四方をゲートで囲むことにより、リーク電流を大幅に抑制し、より低い電圧で高速なスイッチングを可能にする。これは、プロセッサの電力効率（Performance per Watt）を飛躍的に向上させる上で不可欠な技術である。
  2. PowerVia: 世界初となる裏面電源供給ネットワークの実装。 従来、信号線と電源線はトランジスタの上層に混在して配線されていたが、PowerViaは電源供給専用のネットワークをウェハの裏面に配置する。これにより、信号配線の最適化と、電力供給経路の短縮による電圧降下（IR Drop）の低減を両立する。特にDiamond Rapidsのような数百コアを集積するプロセッサでは、安定した電力供給が性能を維持する上で死活問題となるため、PowerViaの重要性は計り知れない。

IntelがTSMCのN2プロセスへの初期発注リストに名を連ねていないという事実は、自社の18Aプロセスに対する並々ならぬ自信の表れと見て取れる。 Arrow LakeなどでTSMCのタイルを利用してきたIntelが、最先端製品で自社ファウンドリに回帰することは、技術的独立性と製造における競争力回復に向けた明確なシグナルである。Nova LakeとDiamond Rapidsの成功は、Intel 18Aプロセスの成功に直結しており、その成否が今後の半導体業界の勢力図を大きく左右することになるだろう。

ISAリファレンス更新の技術的意義

Intelが定期的に更新する「Architecture Instruction Set Extensions and Future Features」文書（今回は文書番号319433-059）は、単なる未来の製品リストではない。これは、コンパイラ開発者、OSベンダー、そして低レイヤーの最適化を行うソフトウェアエンジニアに向けた、ハードウェアの将来機能に関する公式な予告である。これにより、ソフトウェアエコシステムは、新しいハードウェアが登場するかなり前から、新命令（ISA）への対応準備を開始できる。

今回の更新が特に注目されるのは、これまでリーク情報として語られてきたマイクロアーキテクチャ名「Panther Cove」「Coyote Cove」「Arctic Wolf」が、パフォーマンス監視ユニット（PMU）に関する章（Chapter 16）で明確に記載された点である。これは、これらのコアが開発の最終段階に近づいていることを示す、極めて信頼性の高いシグナルと言える。

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クライアント向け「Nova Lake」のアーキテクチャ分析

Nova Lakeは、Arrow LakeおよびPanther Lakeの後継となるクライアント向けプロセッサであり、2026年後半の市場投入が見込まれている。今回の文書更新により、その心臓部となるPコアとEコアの正体が明らかになった。

Pコア「Coyote Cove」とEコア「Arctic Wolf」の公式確認

Intelの文書では、パフォーマンス監視の拡張機能として「Panther Cove and Coyote Cove Microarchitectures OMR Performance Monitoring」および「Arctic Wolf Microarchitecture Off-Module Response」といった記述が登場した。これにより、Nova LakeがPコアとして「Coyote Cove」、Eコアとして「Arctic Wolf」を採用することが確定した。

これは、IntelのクライアントCPUにおけるハイブリッドアーキテクチャの進化が継続することを示している。

  • Arrow Lake / Lunar Lake: Lion Cove (Pコア) + Skymont (Eコア)
  • Panther Lake: Cougar Cove (Pコア) + Darkmont (Eコア)
  • Nova Lake: Coyote Cove (Pコア) + Arctic Wolf (Eコア)

この進化の系譜から、Coyote CoveとArctic Wolfは、それぞれCougar CoveとDarkmontからIPC（Instructions Per Clock）と電力効率を大幅に向上させる設計が施されていると推察される。

パフォーマンス監視ユニット（PMU）の進化から読み解く内部構造

今回の文書でこれらのコア名が言及されたPMUのセクションは、アーキテクチャの方向性を読み解く上で示唆に富んでいる。

  • Off-Module Response (OMR) Facility: Panther Cove、Coyote Cove、Arctic Wolfの全てで、従来のOff-Core Response (OCR) に代わり、Off-Module Response (OMR) という機能が導入される。これは、CPUコア「外」からCPUモジュール「外」への監視範囲の拡大を意味する。現代のプロセッサは、複数のコンピューティングタイルやI/Oタイルを組み合わせたチップレット/タイルアーキテクチャを採用している。OMRは、L3キャッシュミス後のメモリアクセスが、同一ソケット内の別モジュール（例：CXL接続されたメモリ）、あるいは別ソケットのメモリ領域など、どこで処理されたかを詳細に追跡する機能である。
    • 技術的意義: この機能の導入は、Nova LakeやDiamond Rapidsが、より複雑なメモリ階層とモジュール構成を持つことを前提に設計されていることを示唆している。特に、CXL（Compute Express Link）メモリの普及を見据え、ソフトウェアがアクセス先のメモリ特性（レイテンシ、帯域）を正確に把握し、最適なデータ配置やタスクスケジューリングを行うための重要なテレメトリを提供することを目的としていると推察される。
  • PEBS Load Latency and Store Latency Facility: PEBSは、特定のパフォーマンスイベント発生時に、CPUの状態（Instruction Pointerなど）を低オーバーヘッドでサンプリングする機能である。公式文書では、Panther Cove/Coyote CoveおよびArctic WolfのPEBSレコードに、より詳細なデータソース情報（L0/L1/L2ヒット、クロスコアからのスヌープヒット、プリフェッチの成否など）が追加されている。
    • 技術的意義: これは、ソフトウェア開発者やパフォーマンスエンジニアに対し、キャッシュ階層のどこでレイテンシが発生しているのか、より詳細な分析を可能にすることを意味する。特に、PコアとEコアが混在するハイブリッドアーキテクチャにおいて、コア間のデータ共有やキャッシュコヒーレンシの振る舞いを正確に把握することは、性能最適化の鍵となる。Intelがこれらの詳細な情報を提供することは、自社の複雑なアーキテクチャを最大限に活用するためのツールチェーン整備に注力している証だ。

これらのPMU強化は、Nova Lakeアーキテクチャが、複雑化するメモリサブシステムと、Pコア/Eコア間のより高度なタスクスケジューリングを前提に設計されていることを物語っている。

予測されるコア構成とプラットフォーム

各種報道によれば、Nova Lake-S（デスクトップ向け）では最大52コアといった、現行製品を大幅に上回るコア数構成が計画されていると見られている。これが事実であれば、IntelがAMDとのコア数競争に再び本格的に参入する可能性を示唆する。プラットフォームもLGA 1954ソケットへと刷新されると予測されており、DDR5メモリの高速化やPCIe Gen5のレーン数増加など、帯域幅の向上が図られるだろう。

サーバー向け「Diamond Rapids」のアーキテクチャ分析

Diamond Rapidsは、Emerald RapidsおよびGranite Rapidsの後継となる次世代Xeonプロセッサであり、2026年後半のリリースが計画されている。今回のISAリファレンスでは、Diamond Rapidsに関連する膨大な数の新命令セットが追加されており、そのアーキテクチャがAIおよびHPCワークロードに向けて大幅に強化されていることがわかる。

Pコア「Panther Cove」の採用と革新的な新命令セット

公式文書は、Diamond RapidsがPanther Cove Pコアを採用することを示唆している。Panther Coveはクライアント向けのPanther Lakeで先行して導入されるコアだが、サーバー向けに最適化が施されるだろう。注目すべきは、Diamond Rapidsで導入される新命令セット群である。

AMXの飛躍的拡張：AMX-FP8とAMX-TF32

Intel Advanced Matrix Extensions (AMX) は、Diamond RapidsでAIワークロード向けの重要な拡張を受ける。

  • AMX-FP8: 8ビット浮動小数点（FP8）形式のサポートは、AI推論スループットを劇的に向上させる可能性を秘めている。これは、NVIDIAがHopperアーキテクチャのTensor Coreで導入したFP8フォーマットへの直接的な対抗策である。命令TDP[B,H,BH,HB]F8PSは、BF8（Brain Float8）とHF8（Hybrid Float8）という2種類のFP8フォーマットを組み合わせたドット積演算を可能にし、精度と性能のバランスを取りながら推論処理を実行する設計思想が見える。
  • AMX-TF32: 19ビットのTF32（TensorFloat-32）形式のサポートは、主にAI学習用途で効果を発揮する。TMMULTF32PS命令は、FP32の指数部とTF32の仮数部を組み合わせることで、FP32に近いダイナミックレンジを維持しつつ、行列演算のスループットを向上させる。

これらのAMX拡張は、IntelがCPUをデータセンターにおけるAIワークロードの主要なプラットフォームとして位置づけ、GPUとの性能競争を本格化させようとする明確な戦略の現れである。

AVX10.2とAPXによる汎用計算性能の底上げ

  • Intel AVX10 Version 2 (AVX10.2): AVX10は、これまでPコアとEコアでサポート状況が異なっていたAVX-512命令セットの断片化問題を解決するための統合ISAである。Diamond RapidsがAVX10.2をサポートするということは、512ビット幅のベクトル演算が標準機能として利用可能になることを意味し、HPCや科学技術計算、データ分析など、幅広い分野での性能向上が期待できる。
  • Intel APX (Advanced Performance Extensions): APXは、x86-64アーキテクチャにおける汎用レジスタ数を16本から32本に倍増させる拡張機能である。これにより、コンパイラはより多くの変数をレジスタ上に保持でき、メモリアクセスの頻度（レジスタスピル/フィル）を削減できる。特に、複雑なループ構造や大規模な関数を持つサーバーアプリケーションにおいて、コンパイラ最適化による着実な性能向上が見込まれる。

大規模システム向け新命令：MOVRSとPREFETCHRST2

MOVRS（Move Read-Shared Value）およびPREFETCHRST2（Prefetch Data into Caches Using a Read-Shared Hint）は、マルチソケットシステムにおけるキャッシュコヒーレンシの最適化を目的とした新しい命令である。これらの命令は、読み取るデータが他のソケットのコアからも共有される可能性が高いことをハードウェアに伝える「ヒント」として機能する。このヒントを受け取ったハードウェアは、データをプライベートなL1/L2キャッシュではなく、共有されるL3キャッシュや、より適切な中間状態に配置することで、将来的なコア間・ソケット間のデータ転送（snoop traffic）を削減できる。これは、数百コア規模のNUMAアーキテクチャにおいて、メモリサブシステムのボトルネックを緩和するための重要なアーキテクチャ的改良である。

コア密度とSMT（Simultaneous Multithreading）の戦略

報道によれば、Diamond Rapidsは最大256コアという極めて高いコア密度を実現するとされている。その一方で、Panther Coveコアをベースとする初期のDiamond Rapidsでは、SMT（ハイパースレッディング）がサポートされない可能性が指摘されている。

SMTを非搭載にするという判断には、いくつかの技術的背景が考えられる。

  1. シングルスレッド性能の最大化: SMTを無効にすることで、物理コアの実行ユニット、キャッシュ、各種バッファといったリソースを単一のスレッドが占有できる。これにより、レイテンシが重視されるワークロードや、IPCが性能を律速するHPC（High-Performance Computing）アプリケーションでの性能向上が期待できる。
  2. セキュリティと性能予測性: SMTは、Spectre/Meltdownに代表されるサイドチャネル攻撃の攻撃対象となりうる。また、2つのスレッドがリソースを共有するため、性能の変動（ジッター）が発生しやすく、「ノイジーネイバー」問題を引き起こす可能性がある。ミッションクリティカルなシステムや性能予測性が重視されるクラウド環境では、SMT非搭載が好まれるケースがある。
  3. コア数によるスループット確保: SMTによるスループット向上を、物理コア数を大幅に増やす（最大256コア）ことで補う戦略である。このアプローチは、ダイサイズと消費電力の増大を招くが、スケールアウトしやすいクラウドネイティブなワークロードには適している。

しかし、その後の「Coral Rapids」世代でSMTが復活するという情報もあり、Intelがワークロードの特性に応じてSMTの有無を使い分ける製品ポートフォリオを構築しようとしている可能性が考えられる。

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市場への影響と将来展望

Intelが公式に示した次世代アーキテクチャの輪郭は、2026年以降のCPU市場の競争環境を占う上で重要な意味を持つ。

競合AMD（Zen 6）との対決

2026年は、IntelのNova LakeとDiamond Rapidsが、AMDの次世代アーキテクチャ「Zen 6」をベースとするRyzenおよびEPYCプロセッサと直接競合する年となる。

  • クライアント市場: IntelはPコアとEコアを組み合わせたハイブリッド戦略を継続・深化させる一方、AMDもZen 6世代で同様のアプローチ（高性能コアと高効率コアの組み合わせ）を本格化させる可能性がある。性能と電力効率の両立が、これまで以上に重要な競争軸となるだろう。
  • サーバー市場: Diamond RapidsがAMX-FP8/TF32やAPXといった強力なISA拡張でAI・HPC性能を追求するのに対し、AMDもZen 6世代でアーキテクチャの刷新とコア数のさらなる増加で対抗することが予想される。特定ワークロードにおける性能優位性を巡る競争は、一層激化するであろう。

開発者エコシステムへの示唆

AVX10, APX, AMX-FP8といった新しいISAの登場は、ソフトウェア開発者に新たな機会と課題をもたらす。これらの新機能を最大限に活用するためには、GCC, Clang/LLVM, ICXといった主要なコンパイラが早期に対応することが不可欠である。同様に、oneMKLやoneDNNといった数値計算・ディープラーニングライブラリが新命令に最適化されることで、アプリケーション開発者はソースコードを大きく変更することなく性能向上を享受できるようになる。

開発者は、自身の利用するツールチェーンのアップデート動向を注視し、これらの次世代アーキテクチャがもたらす性能ポテンシャルを最大限に引き出す準備を進める必要があるだろう。

Sources