AI向けメモリの焦点が、HBMの高速化から「HBMに入らないデータをGPUのどこへ置くか」へ広がりつつある。DigiTimesは2026年9月2日、Micronが高耐久NANDをGPUのパッケージまたは基板上に置き、数百GB級のデータをGPUから直接扱う構想を検討していると報じた。
発言は、9月1日のSEMICON TaiwanでMicronのMark Kiehlbauch氏が行った講演を受けたものだ。ただし、Micronは製品名も仕様書も公開していない。サンプル出荷や顧客採用の発表でもない。現在地は、NANDをGPUに近づける設計方針が表に出た段階である。
数百GBのNANDをGPUの近くへ置く
構想の核は、現在のNVMe SSDより短い経路でNANDをGPUへつなぐことにある。DigiTimesは、MicronがNANDの記憶密度を一部犠牲にし、I/O、帯域、耐久性へ振り向けると伝えた。GPUと同じパッケージへ入れる案と、GPUに近い基板上へ置く案が検討対象だ。
この層が受け持つのは、HBM級の応答性を必要としないが、遠いストレージに置くと移動が重くなるデータである。候補にはLLMの重み、再利用する推論データ、KVキャッシュなどがある。何を置くかは公表されておらず、読み出し中心の重みと、書き込みが続くKVキャッシュでは必要なNANDの性格も変わる。
Micronは2026年8月の公式解説で、HBMを演算コアに最も近いホットデータ、DRAMを大きな作業集合、NANDを持続性と規模を担う層と位置付けた。同社の試算では、256Kトークンの文脈はセッション当たり約22GBのKVキャッシュを使う。64セッションで約1.4TB、1000セッションで約22TB、1Mトークンを1000セッションが使えば約90TBまで膨らむ。これらはモデルや精度に依存するMicronの試算だが、HBMの容量だけで全体を抱えられない理由は見える。
MicronのHBM4とSSDの間に空席がある
Micronが実際に量産しているAI向け製品と並べると、GPU近傍NANDがどの空白を狙うかが明確になる。
| 層・方式 | 2026年9月3日時点の状態 | 公開済みの主な値 | GPUまでの経路 |
|---|---|---|---|
| Micron HBM4 | 量産中 | 12層、36GB、2.8TB/s超 | GPUパッケージ内の広い接続 |
| MicronのGPU近傍NAND | 検討構想 | 数百GB級との報道。帯域と遅延は未公表 | パッケージまたは基板上を検討 |
| Micron 9650 SSD | 量産中 | 読み出し最大28GB/s、5.5M IOPS | PCIe 6.0バスとNVMe経由 |
| Micron 9650とNVIDIA SCADA | 商用部品でPoC可能 | 1サーバーで230M IOPSのデモ | GPUがストレージ操作を起動 |
HBM4の2.8TB/s超とSSDの28GB/sを「100倍」と単純比較することはできない。前者はスタック当たりの帯域、後者はドライブのシーケンシャル読み出しで、アクセス単位と遅延が異なる。SCADAの230M IOPSも単一SSDの値ではなく、サーバー全体のデモ結果だ。
それでも、両端の差は大きい。SCADAはCPUが仲介するストレージ操作を減らすが、NAND自体をGPUの隣へ移すわけではない。GPU近傍NANDは、プロトコルの改良より前の物理配置から変えようとする。
HBFは仕様と試作で先行する
この狙いに最も近い既存構想が、SandiskとSK hynixを主要貢献者とする高帯域フラッシュ（High Bandwidth Flash、HBF）である。OCPが2026年8月に公開した最初の仕様は、UCIeによるホスト接続、8層または16層で最大512GB、グレード別に約0.4〜3.0TB/sを定めた。接続の電気要件とパッケージ上の信頼性に加え、ソフトウェアI/Oの指針も含む。GoogleとTenstorrentもメンバーに名を連ねる。
Sandiskはさらに、最初のHBFメモリダイをテープアウトし、推論向け製品のサンプルを2027年に出す計画を投資家向け資料で公開した。テープアウトは設計データの工場渡しであり、実機の量産開始を意味しない。それでも、規格から試作へ進んだ時間軸は公開されている。
MicronのGPU近傍NANDは数百GB級の配置案まで報じられた。帯域と遅延に加え、接続規格とサンプル時期は公表されていない。MicronがOCP HBFに合流するのか、別のインターフェースとメモリモデルを選ぶのかも不明である。「HBMとSSDの間」という市場は共通するが、互換性は確認できない。
帯域が上がっても応答は自動で縮まらない
GPU近傍NANDの効果は、デバイスの帯域より、ソフトウェアが移動するデータを選べるかで変わる。HBFの実用性を調べた2026年8月のプレプリントは、TokenSimを拡張し、4本の2時間Qwen-Bailian本番トレース、5種類のモデル、H100とB200の性能プロファイルを使った。実物のHBF製品による測定ではない。
HBFをSSDの代わりに入れるだけのシミュレーションでは、平均エンドツーエンド遅延が2〜5.5倍へ増え、最大SLO適合処理量はSSD基準の1/2.7〜1/1.1に下がった。NAND媒体の生遅延を3.75倍改善しても、ワークロード全体の応答時間は1％も改善しなかった。
論文が示した機構は三つある。完全構成のHBF-1とHBF-2では、GPU側の近接メモリ容量と帯域をHBFと引き換えに減らすため、受け入れられる要求数が少なくなった。さらに既存の二層KV階層は、再利用度の高いデータを近接層に残し、再利用度の低い書き込み中心のデータをHBFへ送った。全トレースで書き込みが読み出しを上回り、熱制限によるスロットリングがピーク未満で始まった。
論文が退けたのはHBF自体ではなく、既存のSSD式KV階層へそのまま入れる方法である。著者らは再利用度を見た配置に加え、書き込み量と熱を管理することを、HBFの必要条件に挙げた。これはMicron構想の性能予測ではない。Micronが同じHBF構成を採るとも公表していない。それでも、近接メモリとの引き換え、読み書きの比率、熱と寿命は、Micronが実機で答えるべき検証項目になる。
製品競争へ進むための四つの開示
Micronの発言がHBF市場への実質的な参入に変わるには、四つの開示が要る。第一は、UCIeか独自方式かを含む接続と、GPUパッケージ内か基板上かという実装位置だ。第二は実効性能と耐久性である。シーケンシャル帯域と小さな単位の読み出し遅延を分け、同時実行時の帯域と消費電力も測る必要がある。読み出し中心と書き込み中心のワークロードに分け、寿命と熱の数値も確かめる。
第三はソフトウェアである。重みとKVキャッシュのどちらを置き、HBMとNAND間の移動をいつ起動するのか、公開された実装が必要になる。第四は製品化の裏付けだ。サンプル時期とシステムパートナー、顧客を示す必要がある。この四点がそろわない間、「大きなLLMを動かせる」は製品の結果ではなく、解くべき設計目標である。
HBMの増産と高速化だけでは、長い文脈と多数の同時セッションが生む数TBから数十TBの需要へ対応しにくい。Micronが入ろうとしている空白は存在する。その空白を埋めるのがNANDのパッケージングなのか、データ配置ソフトウェアなのか、両者の組み合わせなのか。次の発表では、容量よりも「どのデータを、どの条件で移すのか」が判断材料になる。
