SK hynixが、EUV（極端紫外線）露光を活用して既存の6F²構造の微細化を進める一方、4F²や3D DRAMの開発も並行して進める方針を示したと、聯合ニュースが2026年10月28日の決算説明会について報じた。同社はすでに4F²構造の研究成果を発表しているが、今回の説明は量産開始を意味するものではない。6F²や4F²という名称は、最小加工寸法Fを基準としたDRAMセルの平面面積を表しており、6F²構造を維持するからといって微細化が止まるわけではない。各社の開発方針を正しく比較するには、加工寸法の縮小、セル構造の変更、周辺回路の配置という異なる技術を区別する必要がある。
6F²構造を活用しながら次世代技術も開発
聯合ニュースによると、SK hynixは製造工程の成熟度と安定性を生かし、既存の6F²構造を最大限活用する方針を示した。EUV露光によって6F²構造をさらに微細化できる余地があるとしながら、4F²や3D DRAMの開発も進めるという。つまり、実績のあるセル構造の改良を続けながら、将来の新構造への移行に備える戦略だ。
DRAMセルの平面面積をnF²と表す場合、面積を小さくする方法は大きく二つある。一つは係数nを変えずに加工寸法Fを縮小する方法、もう一つはセル構造を変更して係数そのものを小さくする方法だ。6F²構造でもFが小さくなればセル面積は減少し、4F²構造への移行では係数が6から4に変わる。このため、異なる世代の6F²と4F²を比較する場合、名称だけでどちらのセルが小さいかを判断することはできない。
SK hynixは2025年6月のVLSIシンポジウムに合わせた発表で、4F²を2F×2Fのセル面積と説明し、縦型ゲートや3D DRAMを10nm級以下の技術に導入する方向性を示していた。今回の説明は、こうした新構造の開発を中止するというものではない。聯合ニュースは同社の説明として、新しいセル構造の技術的な実現と、実際の製品への採用・商用化は分けて考える必要があるとも伝えている。研究段階で動作を確認できたとしても、それが直ちに量産技術として採用されるわけではない。
加工寸法Fの縮小とセル構造の変更では何が違うのか
6F²と4F²の違いを理解するため、同じ加工寸法Fで係数だけを変えた場合と、6F²構造を維持したままFを縮小した場合を比較してみよう。セルの平面面積は係数とFの二乗の積で決まるため、Fの縮小率によっては、6F²構造でも加工寸法の大きい4F²構造よりセル面積を小さくできる。両者の面積が等しくなる条件は、6F²側の加工寸法をF₆、4F²側をF₄とすると、6F₆²＝4F₄²で表される。これを解くと、F₆/F₄＝√(4/6)≒0.8165となる。
具体的に、基準となる6F₀²のセル面積を100とし、同じ加工寸法F₀で4F²構造に変更した場合と、6F²構造のままFを20%縮小した場合を比較する。ここでの20%という縮小率は、違いを説明するために編集部が設定した仮定であり、SK hynixが発表した実績や開発目標ではない。2025年の同社発表にある4F²の定義を用いて、セルの平面面積だけを計算すると、以下のようになる。
| 比較条件 | セル平面面積の式 | 面積指数（基準＝100） |
|---|---|---|
| 基準となる6F² | 6F₀² | 100 |
| 同じFで4F²構造に変更 | 4F₀² | 66.7 |
| Fを20%縮小し、6F²構造を維持 | 6(0.8F₀)² | 64 |
面積指数は、それぞれのセル面積を基準の6F₀²で割り、100を掛けて求めたものだ。加工寸法が同じなら、4F²構造のセル面積は6F²構造より約33.3%小さくなる。一方、加工寸法Fの縮小効果は二乗で効くため、Fを20%縮小した6F²構造の面積指数は64となり、元の加工寸法の4F²構造が持つ66.7をわずかに下回る。計算上は、6F²構造のFを基準から約18.4%縮小すれば、基準寸法の4F²構造と同じセル面積になる。
ただし、これは異なる構造の面積を数式上で比較したものであり、実際の製品を測定した結果ではない。キャパシタや配線の実装、周辺回路が占める面積は考慮しておらず、製造工程の複雑さや歩留まり、製造コストも計算に含まれていない。したがって、4F²構造への変更によってDRAMチップ全体の面積が約33%減る、あるいは製造コストが同じ割合で下がるという意味ではない。実際の製品の集積密度を比較するには、各世代の加工寸法Fに加え、セル以外の回路を含むチップ全体の構成を確認する必要がある。
ウェハー接合で周辺回路をセルの下に配置
SK hynixは2025年の発表で、セル領域の下に周辺回路を配置するウェハー接合技術も紹介していた。これはセル自体の平面面積を縮小する技術とは異なり、従来は同じ平面上に配置されていたセル領域と周辺回路を、上下に組み合わせるための技術だ。セル面積を表す6F²や4F²という数値だけでは、こうした周辺回路の配置方法まで判断することはできない。
同社が2026年7月27日に公開した研究解説では、Joodong Park氏によるVLSI 2026での4F²縦型ゲートDRAMの研究成果が紹介されている。研究チームはウェハー同士を接合し、ウェハー間の電気的な接続を設けることで、メモリセルの下に周辺回路を配置する構造を構築した。さらに、電気特性の評価に加え、実際の読み書き動作も実証したという。ただし、これは研究段階における動作実証であり、量産製品としての歩留まりや製造コストが確認されたわけではない。
セルの高密度化に伴う電気的な課題についても、対策が検討されている。同社の解説によると、共有バックゲートを採用することで、セル面積を増やさずにトランジスタのしきい値や隣接ワード線からの干渉を制御できる一方、オン電流やサブスレッショルド特性が悪化するというトレードオフも生じる。また、ビット線にはシールド構造を設け、配線間の結合によって発生するノイズを抑えている。セルを小さくするだけでは十分ではなく、読み書きの安定性や電気的な性能を維持するための設計が欠かせない。
なお、DRAM技術で使われる「縦型」や「3D」という表現は、何を立体化するかによって意味が異なる。縦型ゲートはトランジスタ自体の構造を指し、セル下への周辺回路配置は回路を上下に組み合わせる方法を意味する。一方、3D DRAMはメモリセルそのものを立体的に集積する技術であり、完成したDRAMダイを積層するHBM（高帯域幅メモリ）とも異なる。これらは関連する技術ではあるものの、同じものとして扱うべきではない。
SK hynixとMicronで異なる4F²への判断
DRAMメーカー各社の技術戦略を比較する際も、セル構造の選択とウェハー接合の採用は分けて考える必要がある。
Micronは2026年10月21日の技術説明資料16ページで、4F²構造を20年以上にわたって研究してきたものの、製造工程の複雑化とコストの増加を理由に、今後は追求しない方針を示した。一方、同社が提示した6F²構造の延伸と3D DRAMの開発方針には、ウェハー接合やHigh-NA EUVも含まれている。つまり、4F²構造を採用しないという判断は、ウェハー接合技術そのものを使わないという意味ではない。SK hynixとMicronの方針を整理すると、以下のようになる。
| 比較項目 | SK hynix | Micron |
|---|---|---|
| 6F²・4F²の方針 | 10月28日の説明会で6F²の延伸と4F²・3D DRAMの並行開発を示したと聯合ニュースが報道 | 10月21日の公式資料で4F²を追求せず、6F²の延伸と3D DRAMの開発を進める方針を説明 |
| ウェハー接合の位置づけ | 4F²縦型ゲートDRAMの研究で、セル下の周辺回路をウェハー接合とウェハー間接続によって構成 | 6F²の将来ロードマップにウェハー接合を記載 |
| 技術的な実証段階 | 7月の公式研究解説で電気特性と読み書き動作の実証を紹介 | 将来の開発方向を示す図に記載。具体的な導入時期を示すものではないと注記 |
両社は4F²構造の採用について異なる判断を示しているが、将来の技術開発ではいずれもウェハー接合を選択肢に含めている。ただし、SK hynixが研究段階で実証した構造と、Micronが将来の開発方針として示した技術を、同じ達成段階として比較することはできない。Micronの資料だけでは接合構造の詳細が分からず、両社が同じ方式を採用するとも、同等の性能や製造コストを達成するとも判断できない。それでも、セル構造の選択と周辺回路の配置を別々の技術課題として扱っている点は共通している。
Micronは同じ資料の17ページで、次世代DRAM製造技術「1δ」を2027年後半に立ち上げ、従来の1γ世代と比べてビット密度を20%台半ば改善する計画も示している。これは世代間のビット密度を比較した企業の開発目標であり、先ほどの計算で仮定した「Fを20%縮小する」という条件とは、比較している指標も基準も異なる。また、1δの立ち上げ時期が示されたからといって、資料16ページに記載されたウェハー接合や3D DRAMも同じ時期に導入されるとは限らない。同社はこれらの将来技術について、具体的な導入時期を示していない。
聯合ニュースによると、SK hynixは新しいセル構造を製品に採用する際には、性能や信頼性だけでなく、歩留まりや製造コストを検証し、製品設計や顧客評価を経る必要があると説明した。今回の説明では、4F²や3D DRAMの商用化時期も、既存の6F²構造をあと何世代にわたって活用できるかも明らかになっていない。今後の焦点は、各社がどのセル構造を選ぶかだけでなく、実際の加工寸法や回路配置を組み合わせ、どれだけ高性能で低コストな製品を安定して量産できるかにある。最終的には、チップの集積密度だけでなく、歩留まりや製造コストまで考慮した良品ビット当たりの経済性が、各社の技術戦略を評価する重要な指標になる。
