現代の計算機工学が直面している最大の物理的障壁は、プロセッサとメモリの間で交わされる膨大なデータ転送に伴う遅延と電力消費である。いわゆるフォン・ノイマン・ボトルネックと呼ばれるこの問題は、パラメータ数が数億から数千億に達するニューラルネットワークの普及によってさらに深刻化した。特に電力が極めて制限される小型センサーやエッジ端末において、クラウド上のデータセンターに依存せず末端でリアルタイム処理を完結させる需要は高まり続けている。
このエネルギー課題を解決するアプローチとして、メモリセル内部またはその直近で積和演算を直接実行するアナログクロスバーメモリアレイの研究が進んでいる。しかし、現在検討されている不揮発性メモリ技術には、それぞれ一長一短の物理的制約が存在する。
テキサス大学オースティン校電気コンピュータ工学科マイクロエレクトロニクス研究センターのJean Anne Incorvia准教授と、同研究室の博士課程修了生であるSamuel Liu氏を中心とする研究チームは、世界最大手の半導体受託製造企業であるTSMCのコーポレートリサーチ部門と共同研究を実施した。チームは半導体量産標準である300ミリメートルウェハ上にスピン軌道トルク磁気ランダムアクセスメモリ（SOT-MRAM）のアレイを製造し、その詳細な物理特性を実測した。その成果は学術誌『Science Advances』に査読済み論文として掲載された。
3端子分離構造がもたらす高速書込と長寿命化の物理機構
不揮発性メモリの中でも磁気メモリは、電源を切っても磁化の方向によって情報が保持される特性を持つ。従来から商用化が進められてきたスピン注入トルク磁気メモリ（STT-MRAM）は、2つの強磁性層で極薄のトンネル絶縁膜（酸化マグネシウム）を挟み込んだ磁気トンネル接合（MTJ）を基本構造とする2端子型の素子である。
STT-MRAMにおいて情報を書き換える際は、トンネル絶縁膜に対して直接電流を垂直に流し、スピン偏極した電子の角運動量を自由層の磁化に伝達させる。この構造では、書込時に絶縁膜へ高い電気的ストレスがかかり続けるため、素子の書き換え寿命を縮める要因となっていた。また、高速に磁化反転を起こそうとすると大きな書込電流が必要となり、絶縁破壊のリスクが急上昇するため、書込速度は通常数十ナノ秒程度に制約される。読出経路と書込経路が同一であるため、読出時に誤って書込を起こしてしまうリードディスターブの危険性も排除しきれなかった。
これに対して本研究が用いたSOT-MRAMは、MTJの直下に白金やタングステンなどの重金属層を配置した3端子構造を採用している。書込時には、電流をMTJではなく下部の重金属層に水平方向へ流す。重金属層内部を電子が流れる際、スピン軌道相互作用（スピンホール効果およびラシュバ効果）によって上向きスピンと下向きスピンの電子が反対方向の界面へ偏極して集積する。このスピン流が直上の強磁性自由層に純粋なスピントルクを及ぼし、磁化を高速に反転させる。
この3端子機構により、書込電流はトンネル絶縁膜を通過しない。絶縁膜を痛めることなく大きな電流を短時間流せるようになり、書き換え耐性の劣化を抑えつつ高速動作が可能となった。読出電流は従来通りMTJを通過する別系統となるため、読出経路と書込経路が物理的に完全に分離される。
一方で、この構造はSTT-MRAMに比べてセル面積が大きくなり、集積度で不利になるトレードオフを抱えている。さらに、磁気メモリの本質として、磁化の向きは上向きか下向きかの2つの状態（高抵抗状態および低抵抗状態）しか安定して保持できない。抵抗変化型メモリ（RRAM）や相変化メモリ（PCRAM）のように、単一のセルで連続的または多段階の抵抗値（多値状態）を記録するアナログ積和演算回路にそのまま適用することは構造上困難であった。
研究チームはこの物理的制約を受け入れ、2つの安定状態しか持たない2値メモリの性質を逆手に取る設計を試みた。重みパラメータを「−1、0、+1」の3値（2ビット相当）に制約する量子化考慮学習（QAT）と、確率的スイッチング挙動を組み合わせることで、2値磁気メモリをニューラルネットワーク計算に適用する枠組みを構築した。
300ミリメートルウェハー上で実測されたデバイス物性と他技術との比較
本研究の工学的価値は、研究室レベルの小規模試作にとどまらず、TSMCの製造設備を用いて標準的な300ミリメートルシリコンウェハー上に4キロビットのメモリアレイとして集積し、ウェハースケールでの実測データを取得した点にある。
研究チームは製造されたアレイから100個の素子を抽出して詳細な特性評価を実施した。その結果、磁気抵抗比（TMR比）は平均166%（公称150%以上）を記録し、動作電圧1ボルト未満において2ナノ秒という極めて短いパルス幅での確実な磁化反転を確認した。書込ノイズは0.1%と極めて小さく、書き換え耐性試験においては10の12乗（1兆）回を超える書込パルスを印加した後も素子特性に劣化は見られなかった。
エネルギー消費量に関して、論文本文では1回の書込あたり平均350フェムトジュール（350×10のマイナス15乗ジュール）の消費エネルギーが実測値として報告されている。一方で、本成果を報じた一部の技術報道では「1書込あたり2ピコジュール」という数値が併記されている。この2ピコジュールという数値は、素子単体のスイッチングエネルギーである350フェムトジュールに対して、評価系や周辺配線を含む系全体の消費エネルギーを見積もった差異に起因すると考えられる。素子自体の微視的なスイッチング特性としては、論文に明記された350フェムトジュールが基礎データとなる。
| メモリ技術 | 書込速度 | 書込エネルギー | 書き換え耐性（回） | 安定状態数 | 素子間ばらつき | 主な物理的制約 |
|---|---|---|---|---|---|---|
| SOT-MRAM（本研究実測） | 2 ns | 350 fJ | > 10^12 | 2（2値） | 約10% | セル面積増、2状態保持に限定 |
| STT-MRAM | 約90 ns | 27 pJ | 10^6〜10^12 | 2（2値） | 中程度 | 絶縁膜劣化、低速 |
| RRAM（抵抗変化型） | 10 ns〜5 ms | 100〜787.5 pJ | 10^6〜10^10 | 多値（アナログ） | 高い（フィラメント起因） | 書込ばらつき、フィラメント制御 |
| PCRAM（相変化型） | 約50 ns | 1 pJ〜2 nJ | 10^7〜10^9 | 多値（アナログ） | 中〜高 | 高いリセット電力、熱干渉 |
| ECRAM（電気化学型） | 約100 ns | 3.5 µJ | 10^7〜10^9 | 多値（アナログ） | 低〜中 | 液体・イオン移動の集積化難度 |
競合する他の不揮発性メモリと比較した場合、SOT-MRAMの書込速度2ナノ秒は、STT-MRAMの約90ナノ秒、PCRAMの約50ナノ秒に対して大幅に速い。書込エネルギー350フェムトジュールも、RRAMの数百ピコジュールやPCRAMのナノジュールオーダーに比べて数桁低い消費電力にとどまる。
しかし、表が示す通り、RRAMやPCRAMが単一セルで中間抵抗値を作り出してアナログ多重積和演算を行えるのに対し、SOT-MRAMは保持状態数が厳密に2状態に制限される。加えて、製造された素子群のばらつき（素子間変動）を測定したところ、高抵抗状態の標準偏差と平均値の比率は9.4%、低抵抗状態では10.2%と、約10%のばらつきが存在することが確認された。この物理的なばらつきが、計算精度にどのような影響を及ぼすかが次の検証課題となった。
実測データに基づくニューラルネットワークシミュレーションの検証
本研究で実施されたAI処理の評価はすべて、実測したデバイスパラメータを組み込んだソフトウェア上の数値シミュレーションである。TSMCのウェハー上で製造・測定されたのは個別のSOT-MRAM素子およびメモリアレイであり、ニューラルネットワークをエンドツーエンドで完全実行するAIアクセラレータチップ実機がハードウェアとして動作したわけではない。
研究チームは、サンディア国立研究所が開発したクロスバーアレイシミュレータ「CrossSim」および機械学習フレームワーク「PyTorch」を用い、実測されたTMR比、2ナノ秒時の書込確率分布、抵抗ばらつき、ノイズデータを反映させたモデル上で3つのタスクを検証した。
1. 2ビット量子化によるLeNet-5推論シミュレーション
手書き数字データセット（MNIST）の画像認識を行う畳み込みニューラルネットワーク「LeNet-5」を対象に、推論処理のシミュレーションを実施した。SOT-MRAMのセルを2つ組み合わせて1つの重み（+1, 0, -1）を表現する構成をとり、量子化考慮学習（QAT）を適用した。
フルプレシジョン（32ビット浮動小数点）での理論的検証精度98.2%に対し、理想的なSOT-MRAMの特性モデルでは同等精度の推論が維持された。さらに、単一素子内部の書込ノイズ（0.1%）のみを付加したシミュレーションでは、平均認識精度95.1%（標準偏差0.2%）を達成した。
しかし、ウェハー上で実測された約10%の素子間ばらつきをモデルに導入して20回の試行を行ったところ、認識精度は平均88%（標準偏差3.2%）へと約7パーセントポイント低下した。素子ごとの抵抗値の偏りが、アナログクロスバー上で電流を合算する際の計算誤差として直接跳ね返る実態がシミュレーション上で示された。
2. 確率的スイッチングを利用したバイナリニューラルネットワーク学習
次に研究チームは、衣服画像データセット（Fashion-MNIST、訓練60,000件・検証10,000件）を用いた多層パーセプトロン（784-200-200-10構造）の学習シミュレーションを行った。
SOT-MRAMに印加するパルス電圧を反転閾値付近に設定すると、磁化が確率的に反転する物理現象が生じる。この確率的スイッチング特性を参照テーブルとして活用し、最適化アルゴリズム（Adam）の確率的勾配更新に利用する手法を組み込んだ。
10ナノ秒パルス印加時における単一素子の参照テーブルを用いたシミュレーションにおいて、理想的なバイナリニューラルネットワークと同等の学習収束が確認された。ただし、2ナノ秒パルスでの実測では、確率的なスイッチングが発生する電圧ウィンドウが約0.5ボルトに拡大し、10ナノ秒時の約0.05ボルトに比べて制御の難易度が上がることが示されている。
3. 確率的グラフモデリングの解析
3つ目の検証として、確率的グラフィカルモデルにおけるサンプリング処理への適用を検討した。ここでは、TMR比の大きさ、反転確率曲線の分布、コンダクタンスノイズの相互作用を解析し、高いTMR比を確保することがハードウェア実装時におけるサンプリング誤差を低減させる要素になることを理論的に示した。
これら3つの検証結果は、実測物性に基づいた精度の高い予測値ではあるものの、制御回路やアナログデジタル変換器（ADC）を含めた完全なハードウェア混載チップでの動作結果ではないことに留意する必要がある。
商用エッジ展開に残された課題と集積化へのハードル
Incorvia准教授は、SOT-MRAMを用いたアクセラレータについて、将来的にはセンサーなどのエッジデバイスにおいてCPUベースのAIアクセラレータを置き換える可能性があるとの見解を示している。しかし、この展望を産業レベルで具現化するには、超えるべき工学的ハードルがいくつも残されている。
論文の中で著者自身が課題として挙げているのが、素子間ばらつきの抑制とTMR比のさらなる向上である。前述のシミュレーションが示した通り、素子ごとの抵抗ばらつきが存在するだけで認識精度が95.1%から88%へと大きく落ち込む。アナログ領域で信号加算を行うクロスバー回路において、素子の不均一性は推論品質に直接影響を与える。製造プロセスにおける強磁性層および重金属層の膜厚均一性を原子層レベルで高める技術が必要になる。
また、SOT-MRAM固有の3端子構造に起因する面積ペナルティも課題である。書込電流を流す重金属配線のためのコンタクトがセルごとに必要となるため、単純な2端子のSTT-MRAMやRRAMと比較して集積密度を上げにくい。高密度化を達成するためには、セルのレイアウト工夫や3次元積層技術の適用が求められる。
製造歩留まり、製造コスト、そしてCMOSロジック回路と同一ダイ上に集積した際の発熱や相互干渉に関するデータも、今回の素子レベルの評価には含まれていない。MNISTやFashion-MNISTといった小型ベンチマークを超えて、実環境の大規模な画像認識や自然言語処理モデルに対して2値化アーキテクチャがどこまで実用的な精度を保てるかも今後の検証課題である。
研究チームは今後、素子の磁気特性のさらなる改良を進め、ウェハー全面におけるばらつき低減に取り組む計画としている。300ミリメートルウェハー上で2ナノ秒・350フェムトジュールという物性が確認されたことは前進であるが、それが日常のエッジデバイスに組み込まれるプロセッサへと結実するかどうかは、今後のプロセス微細化と回路統合技術の進展にかかっている。