Micronは2026年10月21日に開催した技術・製品ウェビナーで、次世代DRAMの有力候補とされてきた4F²セル構造を採用しない方針を明らかにした。同社は20年以上にわたり4F²技術を研究してきたが、製造工程が複雑になり、コストの増加に見合う利点が得られないうえ、将来の微細化にも限界があると判断した。今後は既存の6F²構造をさらに改良するとともに、メモリセルを積層する3D DRAMの開発を並行して進める。4F²はセルの占有面積を小さくできる点で魅力的だが、Micronが重視しているのは、データを電荷として保持するキャパシタの寸法や配置間隔だ。他社が4F²構造の動作実証を進めるなか、今回の判断は、新しい構造を製造できることと、将来にわたって低コストで量産できることの違いを浮き彫りにしている。
セル面積は3分の2でも、記憶密度が自動的に増えるわけではない
4F²と6F²は、半導体の微細加工における基準寸法をFとしたときのメモリセルの面積を表している。同じFで比較すると、4F²セルの面積は6F²の3分の2となり、約33%小さい。逆に、同じ面積に配置できるセルの数は理論上1.5倍、つまり50%増える計算だ。ただし、これはセルの幾何学的な面積を比較したものであり、実際の半導体ウエハから得られる良品の記憶容量が50%増えることを意味するわけではない。
DRAMのメモリセルは、データを電荷として保持するキャパシタと、その読み書きを制御するトランジスタで構成される。トランジスタを小さく配置できたとしても、キャパシタまで同じ割合で小型化できるとは限らない。特に重要なのが、隣接するキャパシタの配置間隔を表す「キャパシタピッチ」だ。キャパシタにはデータを保持するために必要な特性があり、その寸法や配置間隔がセル全体の高密度化を制約する要因となる。
Micronの社長兼最高技術・製品責任者（CTPO）を務めるScott DeBoer氏は、ウェビナーの発言記録で、DRAMのビット密度を左右するのはキャパシタのピッチと寸法だと説明した。同氏によると、キャパシタの寸法が決まっていれば、その下に配置するトランジスタは6F²と4F²のどちらの構造でも最適化できる。つまり、セル面積を表す数字が小さいことだけで、実際に高い記憶密度を達成できるとは限らない。Micronが問題視しているのは、必要なキャパシタの寸法と配置間隔を維持しながら、複雑な構造をどれだけ効率よく製造できるかという点だ。
DeBoer氏は、数世代前の製造技術であれば4F²セルを作れることも認めている。しかし、4F²では製造工程が複雑になり、コストも増加するうえ、さらに微細化を進める際には物理的な問題に直面すると指摘した。ただし、どの物理現象が決定的な制約になるのかについて、今回の説明では具体的に明らかにしていない。したがって、Micronの判断を「4F²は製造不可能」と解釈するのは正確ではない。同社は製造の可能性そのものを否定したのではなく、将来のDRAM量産技術として採用する利点が乏しいと判断したのである。
Micronは6F²の微細化を継続し、3D DRAMも並行開発
Micronが今後のDRAM開発で示した具体的な節目は、2027年後半に予定する1δ（1デルタ）世代の量産立ち上げだ。公式プレゼンテーションのスライド17では、現行の1γ（1ガンマ）世代に比べ、ビット密度を20%台半ば改善する見通しを示している。4F²への移行を見送っても、既存の6F²構造を改良することで、さらなる高密度化を進める計画だ。
続く1ε（1イプシロン）世代では、別々に製造したウエハを貼り合わせる「ウエハ接合」技術を活用する方針も明らかにした。DeBoer氏によると、さらに後の世代では、新材料や、より微細な回路パターンを形成できるHigh-NA EUV露光技術の導入も計画している。つまり、6F²を継続することは、現在の製造工程を変えずに使い続けるという意味ではない。セルの基本構造を維持しながら、材料や製造技術を改良することで、記憶密度の向上を目指す。
一方、公式スライド16では、4F²について「実行可能な微細化の道筋がない」との判断を示し、6F²構造の延伸と3D DRAMの開発を並行して進める方針を掲げた。ここでいう3D DRAMは、メモリセルそのものを積層することで、単位面積当たりの記憶容量を増やす技術だ。完成したDRAMチップを積み重ねるHBM（広帯域メモリ）とは異なり、セル構造の段階から三次元化を図る。また、トランジスタを縦型にすることと、メモリセルを複数層に積み重ねることも、区別して考える必要がある。
ただし、Micronは3D DRAMをいつ実用化するかについて、具体的な時期を発表していない。ロードマップにも、掲載された技術の順序や位置関係は開発の方向性を示すものであり、実際の導入時期を意味するものではないと注記されている。世代名や開発段階も今後変更される可能性がある。DeBoer氏は、3D DRAMを6F²の微細化と並行して開発し、製造コストや工程の複雑さ、デバイス性能を踏まえて導入時期を判断すると説明した。したがって、ロードマップ上の配置だけから、特定の年に6F²構造が終了して3D DRAMへ移行すると判断することはできない。
SK hynixは4F²の動作を実証、微細化に伴う課題にも対処
Micronが4F²の採用を見送る一方、SK hynixは4F²構造を用いたDRAMの研究を進めている。同社はVLSI 2026で、Joodong Park氏らによる4F²の縦型ゲートDRAMについて、電気特性と読み書き動作を実証したと報告した。SK hynixの研究解説によると、この構造ではメモリセルの下に周辺回路を配置し、ウエハ接合とウエハ間の電気的な接続によって両者を結び付けている。将来の高密度DRAMにつながる研究成果だが、商用量産に必要な歩留まりや製造コストまで実証したものではない。
SK hynixの研究では、セルを高密度に配置することで生じる電気的な干渉を抑えるため、追加の対策を取り入れている。その一つが、隣接するワード線の間に設けた共有バックゲートだ。ワード線は読み書きするセルを選択するための配線であり、配線同士が近づくと、隣接するワード線の電界がトランジスタの動作に影響する可能性がある。共有バックゲートは、トランジスタのしきい値電圧を調整するとともに、隣のワード線から受ける電界の影響を抑える役割を担う。
このバックゲートはセル面積を増やさずに配置できる一方、オン電流やスイッチング特性には不利な影響も生じるという。高密度化による干渉を抑えられても、トランジスタの動作特性との間で新たなトレードオフが生まれることになる。そのため、構造を小さくするだけでなく、信号の安定性や電気特性を含めた総合的な最適化が必要になる。
読み出しに使うビット線にも課題がある。縦型ゲート構造でビット線同士が近接すると、配線間の寄生容量が増え、隣接する信号が読み出し時のノイズとなりやすい。SK hynixは、この問題に対処するため、ビット線の間にシールド構造を設けた。これにより、配線間の結合によるノイズを抑え、読み出しの失敗を減らしたと説明している。4F²による高密度化は、単にセルを小さく配置するだけでなく、こうした信号干渉への対策と一体で進める必要がある。
また、4F²という名称が同じでも、使用する材料やセル内部の配置が同じとは限らない。例えば、キオクシアと南亜科技（Nanya Technology）が2024年に発表したOCTRAMは、酸化物半導体InGaZnOを使った縦型トランジスタを、キャパシタの上に形成する構造を採用している。これは、Micronが説明したキャパシタの下側にトランジスタを配置する構造とは上下関係が異なる。同じ4F²という面積の分類に属していても、実際の製造工程や電気的な課題は設計によって変わる。したがって、各社の技術を評価するには、セル面積だけでなく、具体的な構造や製造方法まで確認する必要がある。
重要なのはセル面積よりも、良品ビット当たりの製造コスト
MicronとSK hynixの取り組みは、一見すると4F²を巡る対照的な判断に見える。しかし、両社が評価している対象は必ずしも同じではない。Micronは製造コストや将来の微細化の可能性を踏まえ、量産技術として4F²を採用しない方針を示した。一方、SK hynixは新しい4F²構造の電気特性と読み書き動作を研究段階で実証している。つまり、Micronは将来にわたって量産する技術を選択しており、SK hynixは新しい構造が実際に動作することを確認した段階にある。
各社の発表内容を整理すると、技術の開発段階と評価の対象には次のような違いがある。
| 企業・技術 | 公表された判断・研究成果 | 今後の評価に必要な情報 |
|---|---|---|
| Micron（2026年10月21日のロードマップ） | 4F²を採用せず、6F²の微細化と3D DRAMの開発を進める | 同一条件で比較した4F²との製造コストや歩留まりの具体的な数値は未公表 |
| SK hynix（VLSI 2026） | ウエハ接合を用いた4F²構造で電気特性と読み書き動作を実証 | 商用量産時の歩留まりや製造コストは未確認 |
| キオクシア・南亜科技（2024年のOCTRAM） | 酸化物半導体による縦型トランジスタをキャパシタ上に形成 | 研究成果の発表であり、量産製品の提供を発表したものではない |
この比較は、Micronの公式資料と発言記録、SK hynixおよびキオクシアの研究発表を基に、それぞれの技術がどの段階にあるかを整理したものだ。同じ製造世代のDRAMを使って、性能やコストを直接比較した結果ではない点に注意が必要である。例えば、Micronが1δ世代で目標とする20%台半ばのビット密度改善と、6F²から4F²へ変更した場合の理論上50%のセル密度向上は、そもそも比較条件が異なる。前者は実際の製造世代間における密度改善の目標であり、後者は基準寸法Fを固定した幾何学的な計算にすぎない。
また、ウエハ接合技術の採用も、4F²を選ぶかどうかによって決まるわけではない。Micronは6F²構造を発展させる1ε世代でウエハ接合を活用する方針を示しており、SK hynixも4F²の動作実証に同じ技術を使用している。両社にとって重要なのは、ウエハを接合するか否かではなく、どの部分を別々に製造し、接合に伴う工程の複雑化やコスト増加に見合う密度と性能を得られるかという点だ。ウエハ接合は異なるセル構造で利用できる製造技術であり、その有効性も採用する構造によって変わってくる。
将来的にどの方式が優位になるかを判断するには、同じ製造世代で得られる良品ビット当たりのコスト、歩留まり、必要な動作性能などを比較する必要がある。2027年後半に予定されるMicronの1δ世代の量産立ち上げは、6F²構造をさらに微細化する取り組みの進展を測る節目となる。一方、4F²技術については、研究段階の動作実証から商用量産へ進む過程で、どれだけ安定した歩留まりを確保し、製造コストを抑えられるかが焦点となる。
DRAMの技術競争で重要なのは、セル面積の数字を小さくすること自体ではない。必要な性能を維持しながら、製造工程の複雑さやコストを抑え、量産できる記憶容量を世代ごとにどれだけ増やせるかが問われる。Micronの4F²非採用という判断も、単なる微細化技術の取捨選択ではなく、今後のDRAMをどのような構造で高密度化していくかという長期的な製造戦略の一環として捉える必要がある。
