Micronは2026年10月21日に開催した技術ウェビナーで、次世代DRAMにウェハー接合やHigh-NA EUV露光を導入する開発ロードマップを発表した。さらに、演算チップの上にメモリを積層する「vHBM」と、端末側でのAI推論を想定した「vEIM」の開発計画も明らかにし、両製品とも初代製品の量産開始を2028年に目指す。DRAMの記憶セルを微細化する製造技術と、メモリと演算器の間のデータ転送経路を短縮する実装技術を並行して進化させる方針だ。

ただし、今回の発表に登場する「接合」や「3D」は、すべて同じ技術を指しているわけではない。DRAMの製造方法を変えるウェハー接合、記憶セル自体を立体化する3D DRAM、完成したメモリダイを演算器の上に積むvHBMでは、それぞれ解決しようとしている課題も開発段階も異なる。これらを区別することで、Micronが従来型DRAMの微細化をどのように延長し、AI向けメモリの構造をどう変えようとしているのかが見えてくる。

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4F²を採用せず、ウェハー接合とHigh-NA EUVで6F²を延長

DRAMは、電荷を蓄えるコンデンサと、その読み書きを制御するトランジスタを基本単位として情報を保持する。記憶セルの面積を表す「6F²」や「4F²」のFは、その製造世代における最小加工寸法を意味する。同じFで比較すれば4F²のセルは6F²より小さく、理論上は記憶密度を高めやすい。ただし、セル面積を縮小できても、製造工程が複雑になればコストや量産性で不利になる可能性がある。

Micronは技術ウェビナーの発表資料16ページで、複雑さとコストの増大を理由に4F²セルを採用せず、既存の6F²セルの改良と3D DRAMの開発を進める方針を明示した。同社は20年以上にわたって4F²技術を研究してきたが、最終的に別の開発経路を選んだことになる。ただし、これはMicron自身の技術戦略であり、半導体業界全体で4F²の製造が不可能と結論づけられたわけではない。

現在の量産世代である「1γ（1ガンマ）」にはEUV露光が使われており、次の「1δ（1デルタ）」は2027年後半に量産を拡大する計画だ。1δでは1γに比べて20%台半ばのビット密度向上を目指しており、将来のHBM5やvHBM、vEIMの基盤にもなるという。ただし、この密度向上率がそのままメモリ製品の容量増加率や価格低下率になるわけではない。実際の製品仕様やコストは、ダイサイズや歩留まり、パッケージ構成などにも左右される。

さらに先の世代では、開発中の「1ε（1イプシロン）」にウェハー接合を導入する計画だ。その後の初期開発段階にある「ζÅ」ではHigh-NA EUV露光を採用し、技術探索段階の「ηÅ」では新材料を導入する方向性を示した。ただし、これらの世代については具体的な量産年を公表していない。発表資料でも、このロードマップは技術開発の方向性を示すものであり、特定の時期を意味しないと注記されている。

High-NA EUVは、露光に使用する光の波長を短くする技術ではない。ASMLの公式解説によると、EUV光の波長は従来と同じ13.5nmだが、光学系の開口数（NA）を従来のNXEシリーズの0.33からEXEシリーズの0.55へ引き上げることで、より微細なパターンを形成できる。つまり、High-NA EUVは露光装置の解像性能を高める技術である。一方、ウェハー接合は別々に製造した回路を組み合わせる技術であり、微細化を進めるうえで異なる役割を担う。

ウェハー接合と3D DRAM、演算器への積層は何が違うのか

DRAMには記憶セルだけでなく、データの読み書きを支える周辺回路も必要となる。たとえば、記憶セルに蓄えられた微小な電荷を読み取るセンスアンプや、アクセスする記憶領域を選択する制御回路などだ。記憶セルを小さくして密度を高めても、これらの周辺回路が占める面積や性能が制約となれば、DRAM全体の性能向上には限界が生じる。そのため、記憶セルと周辺回路をどのように製造・配置するかも重要な開発課題となっている。

半導体研究機関imecは、DRAMの周辺回路に関する技術解説で、従来の製造工程に特有の制約を説明している。周辺回路を形成した後に記憶セルを製造する場合、周辺回路は550〜600℃の熱処理に数時間耐えなければならない。このため、高性能なロジック半導体向けの製造技術をそのままDRAMの周辺回路に適用することは難しい。

こうした制約を緩和する方法の一つが、周辺回路と記憶セルを別々のウェハーに製造し、後から接合する方式だ。両者を独立した工程で製造できれば、周辺回路が記憶セル形成時の高温工程に耐える必要がなくなり、それぞれに適した製造条件を選びやすくなる。接合工程が追加される一方で、周辺回路の性能改善や製造工程の最適化につながる可能性がある。つまり、ウェハー接合には単に回路を高密度に配置するだけでなく、異なる回路に適した製造プロセスを組み合わせるという利点もある。

ただし、これはあくまでDRAMにウェハー接合を導入する技術的な考え方の一例だ。Micronは今回、1ε世代で接合する回路の具体的な構成や断面構造、製造コストへの影響を明らかにしていない。そのため、imecが説明する方式を、そのままMicronの1ε世代の仕様とみなすことはできない。

今回の発表で示された主要技術を、変更する対象と開発段階によって整理すると次のようになる。

技術 変更する対象と目的 開発段階・量産時期
1εのウェハー接合 DRAMの製造・集積方法を変更。具体的な接合構造は未公表 開発中。量産時期は未公表
3D DRAM 記憶セル自体を立体化し、平面方向の微細化とは異なる方法で集積密度を高める 3D1・3D2を開発ロードマップに掲載。具体的な時期は未公表
vHBM・vEIM メモリを演算チップの上に積層し、データ転送経路の短縮や効率改善を図る 初代製品の量産目標は2028年。時期や性能は変更される可能性がある

この表は、Micronの発表資料16ページおよび20〜22ページに掲載された技術を、目的と開発段階に基づいて分類したものだ。各技術の性能を比較したものではなく、ウェハー接合の説明に用いたimecの方式もMicronの具体的な製品仕様を示すものではない。重要なのは、これらが異なる階層の技術であるという点だ。vHBMの量産目標が2028年に設定されていても、記憶セル自体を立体化した3D DRAMが同じ時期に量産されることを意味するわけではない。

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vHBMは演算チップの上に積層、データ転送と放熱を改善

HBM（High Bandwidth Memory）は、複数のDRAMダイを垂直方向に積層して高いメモリ帯域を確保する技術だ。従来の一般的な構成では、積層したHBMをGPUなどの演算チップの横に配置し、インターポーザーと呼ばれる配線基板を介して接続する。Micronが開発する「vHBM」は、この配置を変え、メモリを演算チップの上に積層する構想である。演算器とメモリの距離を短くすることで、データ転送の効率を改善する狙いがある。

発表資料20ページでは、標準的なHBM、カスタムHBM、vHBMの違いが示されている。カスタムHBMでは、積層メモリの基盤となるベースダイに、顧客と共同設計した論理機能を組み込む。vHBMではさらにメモリと演算器の配置を変更し、消費電力当たりのデータ転送量やAIが生成するトークン数の向上を目指す。ただし、今回の図は設計構想を説明するものであり、実測による性能向上率が示されたわけではない。

演算器とメモリを近接して接続するには、半導体パッケージの実装技術も進化させる必要がある。Micronは、シリコン貫通電極（TSV）や微小バンプの微細化に加え、銅を用いたハイブリッド接合を重要技術として挙げている。接続端子の間隔を狭め、より多くの接点を高密度に配置することで、チップ間のデータ転送を効率化する方向だ。

一方、演算チップの上にメモリを重ねる構造では、放熱が大きな課題となる。とりわけ高性能な演算器の近くにDRAMを配置する場合、発熱がメモリの動作に及ぼす影響を考慮しなければならない。Micronは発表資料で、信号の送受信を担う物理層回路（PHY）の上に熱を拡散する構造を配置する案や、チップの表裏を利用して熱を逃がす設計を示した。接合技術による配線の高密度化と並行して、熱抵抗を下げ、局所的な発熱を分散させる技術を開発する方針だ。

また、21ページには、従来型のHBMを演算器の横に配置しながら、vHBMをその上に積層する構成も描かれている。これは、MicronがvHBMによって従来のHBMを全面的に置き換えるのではなく、両者を組み合わせる構成も想定していることを意味する。演算器の近くにメモリを配置する利点を生かしながら、必要な容量やデータ転送帯域、放熱性能をどう両立するかが設計上の課題となる。

初代vHBM・vEIMは2028年の量産開始を目指す

Micronが発表資料22ページで示した製品ロードマップでは、初代vHBMと初代vEIMの量産目標がともに2028年に設定されている。翌年以降には両製品の次世代モデルも配置されているが、脚注では、これらがあくまで目標とする量産時期であり、開発状況に応じて時期や性能が変更される可能性があると明記された。具体的な年を設定していないDRAMの製造技術ロードマップとは異なり、こちらは製品化に向けた目標時期を示している。

vEIMは、端末側でAI推論を実行する用途を想定したメモリ技術だ。初代製品では、2TB/sのメモリ帯域と、1ビットのデータ転送に必要なエネルギーを1pJ未満に抑えることを目標としている。メモリ帯域は単位時間に転送できるデータ量を示し、転送エネルギーはデータを1ビット運ぶために必要なエネルギー量を表す。ただし、1pJ/bit未満という値はAI端末全体の消費電力を意味するものではなく、実際の電力効率は演算器やメモリ以外の回路、処理負荷、放熱設計などにも左右される。

Micronは今後、メモリのベースダイやPHYを、半導体パッケージの構造や実際の処理負荷に合わせて最適化する方針を示している。これは、メモリ単体の性能を高めるだけでなく、演算器との接続方法や熱の逃がし方まで含めて設計する方向への転換を意味する。2027年後半の1δ世代DRAMの量産拡大に続き、2028年を目指すvHBMやvEIMでデータ転送効率と放熱性能を両立できるかが、今後の重要な焦点となる。こうした技術が実用化されれば、AIの演算器へ大量のデータを効率よく供給するための選択肢が広がることになる。