中国の半導体製造装置メーカーであるNAURA Technology Group（北方華創）が、次世代メモリとして研究が進む3D DRAMの製造工程において、シリコン（Si）とシリコンゲルマニウム（SiGe）の多層膜を一括で加工する新エッチング技術を開発したと発表した。この発表を受けて、一部のテック系メディアは「中国のメモリ大手CXMT（長鑫存儲）が米国のEUV露光装置規制を回避し、3D DRAMの製造へ進む道を開くブレイクスルー」といった見出しで報じている。
そうした見立ては学会発表の数字を大幅に拡大解釈したものだ。NAURAが提示したのは、垂直積層プロセスの最も困難な要素技術に関するラボ実証データであり、メモリメーカーによる採用や量産ツールの稼働を示すものではない。発表された数値の真の意味と、メディア報道によって付け足された推測を切り分ける必要がある。
学会抄録が語る事実とメディア報道のズレ
海外テックメディアのWccftechは2026年9月4日付の記事において、NAURAが「IEEEジャーナル」で発表した論文を取り上げ、同社が開発した2段階エッチング技術によって64層の3D DRAM積層を一律に加工できるようになり、中国のメモリ製造が水平方向の制約から解放されると伝えた。しかし、この報道には発表の時期、媒体の性格、そして提携関係に関する重要な誤認が含まれている。
一次資料を確認すると、該当する文書は査読付き学術ジャーナルに掲載された学術論文ではない。2026年3月22日から24日にかけて中国・上海のKerry Hotel Pudongで開催された国際半導体製造技術会議「CSTIC 2026」（China Semiconductor Technology International Conference 2026）の会議予稿集に収録されたプロシーディングス論文である。IEEE Xploreへの追加日は2026年6月2日であり、文書番号は11537759、DOIは 10.1109/cstic68613.2026.11537759 と登録されている。論文の題名は「フッ素化学を用いる3D DRAM向けSiGe/Si多層膜の周期的エッチング」（原題: Cyclic Etching of SiGe/Si Multilayers with Fluorine Chemistry for 3D DRAM Applications）だ。
データを表で見る
| NAURA公称値 (指標値) | |
|---|---|
| 選択比（SiGe対Si、倍） | 500 |
| 均一性（深さ方向、％） | 95 |
| Si層損失（200nm横方向エッチ時、Å） | 10 |
この数値が示す通り、NAURAの研究チームはラボ試験において選択比500倍超、均一性95％超、200nm横方向SiGeエッチング時にSi損失10Å未満という極めてシャープな制御値を公称している。
しかし、著者の所属組織はすべてNAURA（中国）単独であり、執筆者はYiming Ma、Guang Yang、Jiangpu Yu、Litian Xuの4名である。CXMTをはじめとする外部の半導体メーカーに所属する共著者は一人も含まれていない。IEEE Xploreの記録上、2026年9月時点での被引用数は0件である。Wccftechが記事を公開したのは2026年9月4日であり、学会での予稿集公開から実に5か月半以上が経過している。この間、NAURA側から新たな商業化プレスリリースや顧客獲得の発表が出された形跡はない。
Wccftechが記事中で展開した「CXMTがEUV制約を克服するための技術」というストーリーは、メディア側が独自に組み立てた推論である。NAURAの論文抄録自体には、CXMTの社名も、特定の顧客名も、米国の輸出規制に関する言及も一切存在しない。単一の装置ベンダーが業界会議の技術分科会で発表した要素技術の基礎報告が、メディアのフィルターを通る過程で国家的な半導体包囲網の突破口へと物語化されたのが実情である。
半導体プロセス開発の現場では、単一の要素技術の発表が直ちに最終製品の量産へと直結する事例は極めて稀だ。特に微細加工装置の開発においては、装置単体でのプロセス実証から、実際のファブにおける統合テスト、歩留まり向上、量産認証に至るまでに数多くの障壁が存在する。NAURAの発表は、その第一歩となるラボレベルの原理実証に過ぎない。
選択比500倍超を支える化学吸着とパージのメカニズム
誇大広告的な側面を排して技術の中身に目を向けると、NAURAが発表したプロセス自体は3D DRAMの構造的課題に正面から向き合ったものだ。
現在の平面型DRAMは、キャパシタとトランジスタを基板上に平面的に配置し、フォトリソグラフィの限界まで微細化を進めることで容量を増やしてきた。しかし、加工寸法が10nm近傍に迫るにつれ、隣接セル同士の干渉やキャパシタのアスペクト比の限界、リーク電流の増大といった物理的壁が立ちはだかる。そこで考案されたのが、NAND型フラッシュメモリのようにメモリセルを垂直方向に積み上げる3D DRAMである。
3D DRAMの製造において主流と見なされているアプローチの一つが、シリコン（Si）とシリコンゲルマニウム（SiGe）を交互に幾重にも成膜し、その後にSiGe層だけを選択的に溶かし去る（エッチングする）手法だ。SiGeが除去された空洞部分に導電膜や絶縁膜を充填し、ワード線、ビット線、トランジスタのゲート電極を立体的に形成していく。
この工程において最大の関門となるのが選択比と深さ方向の均一性である。SiGeを溶かすエッチングガスが隣のSi層まで削り取ってしまえば、トランジスタのチャネルを受け持つSi層の厚みが不揃いになり、素子特性が破綻する。何十層も積み重なった深い積層構造では、エッチングガスが上層部ばかりを削り、底層部に到達しない現象や、エッチング副生成物が積層の深部に滞留して反応を阻害するマイクロローディング効果が発生する。
NAURAの論文抄録によると、同社はこの課題を解決するために独自の2段階周期的エッチング（Cyclic Etching）法を開発した。
第1ステップでは、基板にバイアス電圧を印加しない（unbiased）無電界条件下で、イオンを除去したリモートプラズマから電気的に中性なフッ素ラジカルをチャンバー内に供給する。このフッ素ラジカルがSiGe層と優先的に反応する。その際、シリコン表面には揮発性のフッ化ゲルマニウム種が競合吸着することで保護層が形成され、Si層自体のエッチングが抑制される。
第2ステップでは、プラズマアシストを用いたパージ工程を実施する。第1ステップで生じた不揮発性の固形反応副生成物をプラズマのエネルギーによって分解・揮発させ、積層の底から強制的に排出する。このサイクルを繰り返すことで、深部への副生成物蓄積を防ぐ。
抄録が報告した具体的な性能公称値は以下の3点である。
- SiGe対Siのエッチング選択比が500:1超 Wccftechの本文では誤って「Si to SiGe」と主語が逆に記述されているが、正しくはSiGeのエッチング速度がSiに対して500倍以上速いことを示す。ただし、この選択比の算出根拠となったSiGeおよびSiの絶対的なエッチング速度の実数は、確認できた抄録中では開示されていない。
- 200nm横方向SiGeエッチング時にSi層の損失（削れ量）が10Å（1nm）未満 横方向に200nmのSiGeを除去する条件下において、残されるべきSiチャネル層の厚みの減少が1nm以下に抑えられたことを示す。
- 64層ペア（128層の多層膜）にわたる深さ方向の構造均一性が95％超 積層全体にわたり深さ方向の均一性が95％を超えるとしているが、この比率の母数となる設計寸法や空隙幅の測定実数値は抄録中では非開示である。
なお、Wccftechは記事の中で「最上層が200nmであれば、最下層は少なくとも190nmの厚さが維持される」という計算例を挙げているが、これは同メディアの記者が95％という比率から独自に算出した例示に過ぎず、NAURAの論文に記載された測定値ではない。
論文抄録の結びにおいて、著者らは本プロセスが「3D DRAMアーキテクチャにおける重要構造を画定するための製造可能なソリューションを提供する」と控えめに述べるにとどめている。量産ラインへの適用を完了したとはどこにも書かれていない。
この2段階周期的プロセスは、従来の連続的な等方性エッチングで発生していた局所的なオーバーエッチングや反応生成物の滞留を大幅に抑制する可能性を秘めている。特に、無電界条件下でのフッ素ラジカルの精密な導入と、それに続くパージによる副生成物の強制排気は、高アスペクト比構造における化学反応の均一性を保つ上で有効な手段である。しかし、化学的な優位性が確認されたとしても、実際の製造ラインで求められるスループットや稼働安定性と両立できるかどうかは別の問題だ。
EUV封鎖下における垂直積層という選択肢
なぜ中国の半導体エコシステムにおいて、このSiGe選択エッチングが注目を集めるのか。その背景には、最先端露光装置を巡る地政学的な包囲網が存在する。
米国および同盟国による輸出規制により、オランダASML製のEUV露光装置は中国向け出荷が全面的に差し止められている。平面微細化を進める場合、露光波長13.5nmのEUVを用いれば単一露光で描画できる微細パターンを、中国のファブは深紫外線（DUV、波長193nmの液浸ArF露光機）を用いた複数回露光（マルチパターニング）で代替する道を選んできた。
市場調査会社のファクス・リサーチ（Fa Xian Gong Chang）による2026年の中国メモリ産業レポートによると、中国唯一の大手DRAMメーカーであるCXMTは、第5世代プロセス（G5）において1a nm世代DRAMの量産を行っているとされる。しかし、同社の戦略は「EUVをマルチパターニングで代替する」アプローチに依存しており、液浸DUVスキャナーを用いた4重露光（SAQP）や6重露光を駆使しているという。同レポートは、CXMTのD1α世代（約14nmノード相当）の研究開発完了が2026年後半、量産開始は2027年になると予測している。
しかし、DUVを用いたマルチパターニングは露光回数の増加に伴ってマスクコストが跳ね上がり、歩留まり低下を招く。水平方向の縮小を限界まで突き詰めることは、EUVを持たない企業にとって採算の維持が極めて難しい。
そこで浮上するのが、平面方向の微細化を緩やかな寸法（例えば20nm台や30nm台）に留め、セルを垂直方向に多層積層することでチップ全体のビット密度を稼ぐ3D DRAM戦略である。もし垂直積層が成立すれば、最先端のEUV露光機がなくとも、既存のDUV露光機を用いて大容量メモリを製造できる計算になる。3D NANDが世代を重ねるごとに積層数を増やして低コスト化を果たしたのと同じ道筋だ。
3D DRAMの実現には、高アスペクト比の微細孔を垂直に掘り進める異方性エッチングと、多層膜から特定の層だけを横方向に均一に抜き取る等方性選択エッチングが極めて重要となる。NAURAが取り組んだのは後者の技術だ。
だが、この文脈があるからといって、NAURAの研究成果が直ちにCXMTの量産に結びつくわけではない。Wccftechが描いた「NAURAのエッチング技術によってCXMTがEUV規制を克服する」という構図は、地政学的文脈と個別の技術報告を強引に結びつけた観測気球の域を出ない。
中国のメモリサプライチェーン全体を観察すれば、国産化比率を高めようとする強い動機が存在することは事実である。米国の規制強化が続く中、露光装置への依存度を下げ、成膜やエッチングといった他工程の工夫によって集積度を向上させる技術ルートは、中国半導体産業にとって極めて魅力的だ。しかし、アーキテクチャの転換には膨大な特許網のクリアや、全く新しいデバイス物理の解明が必要であり、単一の装置メーカーの進展だけで突破できるほど単純ではない。
ラボデータに欠落している量産化変数の精査
半導体プロセス開発において、学会発表のデータと商用量産ラインの成立との間には深い谷が存在する。NAURAの論文抄録を精査すると、製造技術として評価するために欠かせない複数の重要指標が開示されていない。
まず、エッチングレートと処理スループットが一切不明である。SiGe対Siの選択比が500:1を超えていたとしても、1ウェハーの処理に数時間を要するようでは商業的な量産ラインには投入できない。原子層レベルの精密制御を行う周期的プロセスは、往々にして処理速度が極めて遅い。1サイクルあたりのエッチング量（nm/cycle）や、パージに必要な時間の詳細が開示されない限り、製造装置としての経済性は評価不能である。
次に、ウェハー面内の均一性と欠陥密度に関するデータが欠如している。抄録が言及しているのは「64層ペアにわたる深さ方向の均一性（depth uniformity）」であり、300mmウェハー全体の中央部と外周部で同じ結果が得られたかどうかは触れられていない。また、プラズマアシストパージによって不揮発性副生成物を除去したとされているが、残留粒子によるパターンの倒壊やショートが発生していないかどうかも未検証だ。
さらに決定的なのは、実動作するメモリアレイとの統合結果が示されていない点である。NAURAが加工したのはSiGeとSiを交互に積層したブランケット膜（あるいは単純なテストパターン）であり、そこにトランジスタのゲート絶縁膜を形成し、キャパシタを接続し、ビット線を配線してメモリセルアレイとして動作させたわけではない。3D DRAMでは、エッチング後に残された極めて薄いSi層の機械的強度を保ちつつ、後工程の高熱処理に耐えさせなければならない。
Wccftechの記事には、技術的な混乱も見られる。同メディアはNAURAの成果を裏付ける文脈で、Liuらが2023年に学術誌『Nanomaterials』に発表した論文（Liu, Enxu, Junjie Li, Na Zhou, et al. 2023. Nanomaterials 13(14): 2127）を唐突に引用している。しかし、このLiuらの研究は「Gate-All-Around（GAA）トランジスタプロセスにおける15サイクルのSi0.7Ge0.3/Si多層構造の選択ドライエッチング」を対象としたものであり、層数も用途も異なる別個の研究である。3D DRAM向けの64層積層と、ロジック半導体のGAAナノシート向け15層積層では、求められるアスペクト比もガスの侵入深度も桁が違う。両者を混同して語ることはできない。
学術誌『Nanomaterials』に報告されているGAA向け三フッ化窒素（NF3）ベースの周期的SiGeエッチング研究などでは、選択比は概ね11から42程度、片面あたりのシリコン損失は0.44nmから0.52nm程度と報告されている。対象とする構造や膜厚が異なるため直接の比較はできないが、NAURAの主張する「選択比500倍超」がいかに挑戦的な数値であるかが窺える。
情報源の信頼性水準という観点からも留保が必要だ。CSTICは十の分科会を擁する中国最大規模の半導体国際会議であるが、その予稿集採録論文は数ページ程度の速報的な技術報告が中心であり、詳細な実験データや再現性の検証を伴う主要学術誌の厳格なピアレビューとは同一視できない。
| 企業 / プログラム | 発表媒体・情報源・時期 | 検証ステージ | 開示された定量指標 | 独立検証の有無 | 3D DRAM量産ステータス |
|---|---|---|---|---|---|
| NAURA | CSTIC 2026予稿集（IEEE Xplore、2026年3月） | ラボ実証（材料エッチング） | 選択比>500:1、Si損失<10Å（200nm横方向エッチ時）、均一性>95%（64層対）※絶対速度・寸法は非開示 | なし（自社ラボ単独発表） | 未商用化・量産実績なし |
| Samsung Electronics | imec、KU Leuven、Lam Researchとの共同論文（2026年） | デバイスシミュレーション | 酸化物半導体チャネルを用いた積層構造特性 | 共同研究機関による連名 | 未商用化（業界観測では2028年以降） |
| SK hynix | 米国子会社での設計技術者採用（2026年7月報道） | 設計開発・初期提携 | 定量値の開示なし（米顧客との共同開発） | なし（求人・メディア報道） | 未商用化 |
| Applied Materials | 特許出願公開（2026年3月公開） | 特許出願（構造・手法） | 高アスペクト比SiGe/Si選択エッチング構造 | なし（知財出願） | 装置供給側としての要素特許 |
上記の比較表から明らかなように、3D DRAMの実用化に向けた取り組みは世界各国の主要プレイヤーによって多様なアプローチで進められているが、いずれも基礎研究や特許出願、シミュレーションの段階に留まっている。NAURAの公表値は突出して高い選択比を示しているものの、デバイス全体の統合検証という点では先行他社と同様に初期段階にある。
先行する世界大手と特許網の攻防
3D DRAMを巡る開発競争は、中国企業だけの専売特許ではない。むしろ、世界のメモリ首位を走るSamsung Electronics、SK hynix、Micron Technologyの3社と、Applied MaterialsやLam Researchといった米国の製造装置大手が先行して基礎研究を進めている領域である。
台湾の調査会社TrendForceが韓国メディアNewspimの報道を引用して伝えたところによると、Samsung Electronicsはベルギーの国際研究機関imec、ルーベン・カトリック大学、米Lam Researchと共同で、酸化物半導体（IGZOなど）をチャネルに用いたモノリシック3D DRAMアーキテクチャに関する論文を発表した。この成果もシミュレーション段階にとどまっており、具体的な商業化スケジュールは明らかにされていない。業界の一部報道では、Samsungの10A nm世代DRAMの開発完了が2026年、品質テストが2027年、量産開始は2028年以降と予測されているが、これらは外部アナリストの観測であり、同社公式の確約ではない。
一方、TrendForceがZDNetの報道を引いて伝えた内容によると、SK hynixは米カリフォルニア州サンノゼの子会社を通じて「3D-Stacked DRAM-on-Logic」の設計エンジニアの採用を開始した。特定の米国顧客と共同開発を進めるための専任チーム組成と見られているが、これも設計および初期アーキテクチャの模索段階にあることを示している。
製造装置の特許動向を見ても、米Applied Materialsは3D DRAM構造に関する極めて重要な特許を出願している。特許情報データベースPatSnapによると、単結晶シリコン（c-Si）と単結晶シリコンゲルマニウム（c-SiGe）のヘテロエピタキシャル多層膜を用い、高アスペクト比のホールを形成した上でSiGeを選択的にエッチングする構造に関する同社特許が2026年3月17日に公開されている。
SiGeとSiの多層膜を交互に積層して選択エッチングで空洞を作るという手法自体は、世界中の装置メーカーや研究機関が鎬を削っている既知のアプローチである。NAURAがこの競争領域において、64層ペアという深い積層での基礎データを公表したことは技術的な進展と言えるが、同社だけが突出した独自技術を手に入れたわけではない。現時点で、世界中のどの半導体メーカーも3D DRAMの商用量産には到達しておらず、業界全体がなおプロトタイプやシミュレーションの段階で試行錯誤を続けている。
各社が模索している3D DRAMの構造には、水平方向にビット線を走らせる横型チャネル構造や、垂直方向に貫通させる縦型ピラー構造など複数のバリエーションが存在する。いずれの構造においても、材料選択とエッチングの選択性は極めて重要であるが、それと同時にキャパシタの静電容量確保や熱分散の設計が製品化の成否を分ける。装置ベンダー単独の技術開発だけでなく、デバイスメーカーとの密接なすり合わせが欠かせない理由がここにある。
Huaweiの過大評価騒動が残した教訓
今回のNAURAを巡る報道の構図は、数か月前に中国のテクノロジー界隈で巻き起こった「垂直集積によるEUV規制回避論」の過熱と冷却のプロセスと酷似している。
2026年5月25日、上海で開催された学会IEEE ISCASにおいて、Huaweiの半導体部門トップであるHe Tingbo（何庭波）氏は「Tau Scaling Law（タウ微細化則）」と「LogicFolding」と呼ばれる新しいチップ設計技術を発表した。ロジック回路を垂直に折りたたんで積層することで、EUV露光装置を用いずとも2031年までに1.4nm相当のトランジスタ密度と性能を達成できると主張し、大きな反響を呼んだ。
Wccftechは今回のNAURAのエッチング成果を、HuaweiのLogicFoldingの「メモリ版」として位置づけている。しかし、Huaweiの発表に対しても、発表直後から業界内からは強い疑問と慎重論が噴出した。
中国の有力経済メディア『財新（Caixin）』の取材に対し、融和半導体コンサルティングのWu Zihao氏は、Huaweiが主張するトランジスタ密度が業界標準の計算式とは異なる係数を用いて算出されており、計算結果が35.7％も過大評価されていると指摘した。標準的な計算式を厳密に適用した場合、HuaweiがアピールしたKirinチップの3Dトランジスタ密度は、主張された1平方ミリメートルあたり2億3800万個ではなく、1億7500万個に縮小するという。
浙江大学国際連合商学院（ZICC）のZhang Binlei氏も財新に対し、LogicFoldingが工学的な試みであることは認めつつも、「物理的な真の1.4nmノードと同一視してはならない」と警鐘を鳴らした。半導体調査会社のICwiseは、回路を複数の能動層に折りたたんで積層すると熱密度の急激な上昇を招き、3層から4層の積層構造で商業的に引き合う歩留まりを達成することは極めて困難であると分析している。
米NVIDIAのCEOであるJensen Huang氏も当時、LogicFoldingについて「Huaweiにとっての突破口である」と敬意を払いつつも、TSMCの製造優位性を脅かすものではないと一蹴した。TSMCや台湾の半導体エコシステムは、類似の3D実装技術をすでに10年近く前から手掛けているからだ。
Huaweiの事例が示したのは、学会や基調講演で華々しく発表された「垂直積層の理論値」と、熱問題や歩留まり、製造コストをクリアした「商業的実用性」との間には巨大な隔たりがあるという冷厳な事実である。NAURAのエッチング技術に対する過剰な期待も、まったく同じ轍を踏む危険性を孕んでいる。
技術的な主張が地政学的な対立構図と結びつくとき、往々にして誇大な物語が形成されやすい。特に半導体分野においては、理論上の可能性やラボでの初期データが、直ちに国家的な制裁網を無力化する特効薬のように報じられる傾向がある。しかし、製造技術の現場では、物理法則と経済性の両方を満たさなければ一歩も先へは進めない。冷静なデータ検証こそが求められる。
商用化の真偽を測る今後の検証点
NAURAがCSTIC 2026で発表した「64層ペアにおける選択比500倍超、200nm横方向SiGeエッチング時のシリコン損失10Å未満」という成果は、単一の装置メーカーのラボデータとして見る限り、材料工学的に価値のある進歩である。EUV露光機の入手が閉ざされた環境下で、エッチング装置の微細加工能力を極限まで高めようとする同社の技術的執念を裏付けるものではある。
しかし、それが直ちに「CXMTがEUV制約を打ち破って3D DRAMを量産する」という結論には直結しない。技術の真価を見極めるためには、感情的な物語から距離を置き、客観的な事実の推移を監視する必要がある。
第一に、NAURAが今後、このプロセスを実現した具体的な製造装置の製品型番や、ウェハー処理スループット（毎時何枚処理できるか）を正式な仕様として開示するかどうか。第二に、CXMTをはじめとする実際のメモリメーカーが、この技術を採用した共同開発やライン導入を公式に認めるかどうか。そして第三に、独立した第三者の研究機関や競合ファウンドリによって、同等の選択比と均一性が再現されるかどうかである。
実験室のテストチップで極薄の膜を綺麗に削り落とすことと、数万枚のウェハーを流して9割以上の正常動作チップを回収する量産ビジネスとの間には、依然として数々の物理的・経済的ハードルが残されている。学会発表の1本の抄録を過大に評価するのではなく、開示されたデータの限界と未解決の課題を冷静に見極める視点が不可欠である。
どのメーカーが最初に商業ラインでの実用化に漕ぎ着けるのか、そしてそこで用いられる装置がどこのベンダーのものになるのか。その答えが出るまでには、なお数年の歳月と夥しい実証実験の積み重ねが必要である。NAURAのラボデータは、その長いマラソンの号砲が鳴ったことを告げる一つのシグナルに過ぎない。
