Qualcommは2026年11月2日、次世代メモリ技術「High Bandwidth Compute（HBC）」の初期シリコンを使った試験で、メモリの読み書きと近傍演算の動作を確認したと発表した。メモリのすぐ近くで演算を行い、データ移動に必要な電力を削減する技術が、設計段階から実機検証へと進んだ。HBCを搭載するAI推論アクセラレーター「Dragonfly AI250」は2027年前半にサンプル提供が予定されている。QualcommはHBM4と比較して5倍超の電力当たり帯域を実現できると推定しているが、これは初期シリコンの測定結果を目標動作条件に換算した値であり、完成製品で確認された性能ではない。
メモリの近くで演算するHBC、初期シリコンで動作を確認
HBCは、LPDDR系DRAMを演算用ダイの上に積層し、メモリの近くでデータ処理を行う技術だ。従来のHBMでは、積層DRAMから外部の演算プロセッサへ大量のデータを転送する必要がある。一方、HBCはメモリ帯域を大量に消費する処理を積層構造の内部で実行し、演算結果だけを外部のプロセッサへ渡すことで、データ移動量を削減する。Qualcommが2026年7月に公開した技術解説では、メモリと演算装置の間でデータを頻繁に移動させることが、AI推論の性能と電力効率を制約する要因として挙げられている。
この設計で重要なのは、外部インターフェースの転送速度と「実効メモリ帯域」を区別することだ。HBCではメモリ内部の広い帯域を利用して演算するため、外部へ転送するデータ量が少なくても、高いデータ処理能力を得られる。したがって、HBCの実効メモリ帯域は、メモリと外部プロセッサを結ぶ接続端子の物理的な転送帯域と同じ意味ではない。
今回、Qualcommはサンディエゴの研究施設で業界標準の自動試験装置を使用し、初期シリコンの検証を実施した。ランダムに生成したモデルの重みと活性化値を入力し、実製品を想定したデータ規模でメモリの読み書きと近傍演算を実行したという。重みはAIモデルが保持するパラメーター、活性化値は演算途中に生成されるデータを指す。今回の検証により、HBCの主要なデータ経路が実際の半導体上で機能することを確認できた。
ただし、これは完成した大規模言語モデルを実行して回答生成速度を測定したものではない。ランダムなデータを使った回路の機能検証であり、完成製品を用いた推論ベンチマークや、第三者機関による性能比較とは区別する必要がある。
HBM4比「5倍超」の電力効率と133TB/sの意味
ServeTheHomeの取材によると、Qualcommは今回の検証結果について、HBM4の公表仕様と比較して電力当たりの帯域が5倍超、外付けLPDDR5Xと比較して帯域が18倍になると説明している。ただし、前者は消費電力1Wあたりの帯域、後者は帯域そのものの比較であり、評価指標が異なる。いずれもAIの推論速度が5倍、あるいは18倍になることを意味するものではない。
さらに、Qualcommの公式発表には、比較値の算出方法に関する重要な注記がある。これらは初期シリコンで測定した結果を目標動作条件に正規化し、競合製品の公表仕様と比較した同社の推定値だ。HBCとHBM4を搭載した完成製品を同じ環境で直接比較した結果ではない。正規化に用いた詳細な条件や、今回測定した帯域の絶対値も公表されておらず、最終的な性能は製品構成や処理するAIモデルによって変わる可能性がある。
また、Qualcommが2026年6月に発表した「133TB/s」という数字も、今回の初期シリコンで測定された値ではない。これはAI250カード全体の実効メモリ帯域に関する設計目標であり、LPDDR5Xを使用するAI200の18倍に相当すると説明されていた。11月の外付けLPDDR5Xとの「18倍」という比較とは、対象や評価条件が同一であるとは確認されていない。
主な数値と、その位置付けを整理すると次のようになる。
| 発表時期 | 数値・予定 | 比較対象・対象範囲 | 位置付け |
|---|---|---|---|
| 2026年11月 | 電力当たり帯域5倍超 | HBM4の公表仕様 | 初期シリコンの測定値を正規化したQualcommの推定 |
| 2026年11月 | 帯域18倍 | 外付けLPDDR5X | 初期検証に基づく比較値。帯域の絶対値は非公表 |
| 2026年6月 | 実効メモリ帯域133TB/s、18倍 | LPDDR5Xを使うAI200とのカード単位の比較 | AI250の設計目標 |
| 2026年6月 | 電力当たり帯域6倍 | 競合HBMの公表仕様をカード単位に正規化 | 設計段階の推定値 |
| 2026年11月発表 | 2027年前半 | HBC搭載のDragonfly AI250 | サンプル提供予定 |
出典：Qualcommの2026年6月の製品ロードマップ、7月の技術解説および11月の検証発表、ServeTheHomeの取材を基に整理。
これらの数字は、初期シリコンの検証に基づく推定値、完成カードの設計目標、製品の開発日程をそれぞれ表している。特に、今回のHBM4比5倍超という数字を、従来の6倍という目標に対する達成率として扱うことはできない。比較対象や正規化条件が同一と確認されていないためだ。
2層DRAMの試作から4層構成へ、熱対策と歩留まりが課題
ServeTheHomeによると、今回検証されたHBCの試作スタックはDRAMを2層積層した構成で、実際に出荷する製品では4層構成を計画している。そのため、今回の試験結果が製品版でもそのまま再現されるとは限らない。特に重要なのが、メモリの下に配置する演算用ダイから発生する熱をどう処理するかという問題だ。
HBCは演算用ダイをDRAMのすぐ近くに置くことでデータ転送量を削減するが、その分、演算による発熱が積層メモリの温度に影響する可能性がある。Qualcommは熱挙動についても検証を行ったとしているものの、具体的な温度や冷却条件は公表していない。2層から4層へ積層数を増やした場合の熱分布や、長時間の高負荷運転における安定性は、今後確認すべき重要な項目となる。
製造面では、Qualcommはメモリの欠陥に対応するため、冗長化と再割り当て（リマッピング）の仕組みを組み込んでいる。欠陥のある領域を別のメモリ領域で代替することで、動作への影響を抑える設計だ。電気的な問題や熱、ダイ間の接合部、インターフェースの故障を検出する試験方法も整備しているという。同社はすでにデータセンター向け製品のテープアウトを完了しており、DRAMを接合したロジックベースの初期動作確認でも動作品が得られていると説明している。
ただし、製造歩留まりや量産能力に関する具体的な数値は示されていない。初期シリコンが動作したことと、安定した品質で大量生産できることは別の問題だ。特にDRAMと演算用ダイを積層するHBCでは、接合工程の精度や欠陥への対応が製造コストを左右する。
一方、HBCにはパッケージングコストを削減できる可能性もある。ServeTheHomeは、積層メモリの内部で処理を行い、外部へ送るデータ量を減らせれば、演算用ダイと外部プロセッサの接続に従来型の2D有機基板など、比較的安価な技術を利用できる可能性があると分析している。HBMではメモリと演算プロセッサを広帯域で接続するため、CoWoSやEMIBなどの高度なパッケージング技術が使われるが、HBCではこの部分を簡素化できる余地がある。
もっとも、DRAMを積層して演算用ダイに接合する工程自体が不要になるわけではない。外部接続を簡素化できても、積層部分の製造品質や歩留まりが確保できなければ、製品全体のコスト削減にはつながらない。
2027年前半のAI250で実際の推論性能を検証へ
Qualcommは、HBCを搭載する「Dragonfly AI250」のサンプル提供を2027年前半に開始する予定だ。AI250は、同社が展開するAI推論向けデータセンタープラットフォーム「Dragonfly Rack」の一部となる。ただし、今回示されたのは評価用サンプルの提供時期であり、一般発売や量産開始の日程ではない。2026年6月の発表では2027年半ばという計画が示されていたが、今回の表現だけで開発日程の前倒しが確定したとは判断できない。
HBCの実用的な価値を判断するには、メモリ帯域だけでなく、実際のAI推論でどれだけの性能と電力効率を達成できるかを確認する必要がある。Qualcomm自身も、メモリ方式の比較分析で、あらゆる条件でHBCが最適とは限らないことを認めている。例えば、バッチサイズが小さく、厳しい応答時間が求められるAIモデルのフィードフォワードネットワーク（FFN）層では、演算チップ内部に搭載するSRAMが、HBCと同等以上のエネルギー効率を達成できる場合があるという。
そのため、AI250の評価では、実際に使用するモデルやバッチサイズ、許容する応答時間をそろえたうえで、トークン生成速度や消費電力を比較することが重要になる。また、4層DRAM構成での発熱や冷却条件、長時間運転時の安定性、製造歩留まりなども、データセンターへの導入を左右する要因となる。
今回の検証によって、QualcommのHBCは設計上の構想から、実際の半導体上で主要機能が動作する段階へ進んだ。しかし、HBM4比5倍超という電力当たり帯域の優位性が、完成したAIアクセラレーターでも再現されるかはまだ分かっていない。2027年前半に予定されるAI250のサンプル提供は、データ移動を減らすHBCの設計思想が、実際のAI推論性能や運用コストの改善につながるかを見極める重要な機会となる。
