Intelは2026年8月24日、Hot Chips 2026で次世代Xeon「Diamond Rapids」の構成を明らかにした。最大256コアと1.28GBのラストレベルキャッシュ（LLC）を備え、16チャネルのメモリーはMRDIMMで最大12,800MT/sに達する。現行のPコアXeon最上位モデルと比べると、物理コアは2倍になる。だが設計上の変化は、コアを増やしたことよりも、その256コアへデータを滞らせずに運ぶ方法に表れている。
Intelが持ち込んだのは「Fan-out Fabric」と呼ぶ新しいSoC構成だ。16個のコアチップレットを4組の計算ブロックへまとめる一方、メモリーコントローラーとI/Oは2個のファブリックハブへ集約する。コア、キャッシュ、メモリーの配置を組み替えた理由は、コア数とデータ供給能力を別々に拡張できるようにするためである。
16チップレットと2個のハブで、データ経路を組み替える
最大構成のDiamond Rapidsは、16コアのチップレットを16個搭載する。4個のチップレットを1枚のベースタイルへ積み、その組み合わせを4組並べるため、16コア×4個×4組で256コアになる。コアチップレットはIntel 18A-P、ベースタイルはIntel 3-Tで製造する。さらに、メモリーとI/Oを収めるIntel 3製ファブリックハブを2個配置する構成だ。
チップレットとベースタイルの接続には、銅同士を直接接合するFoveros Direct 3Dを使う。各コアは専用L2キャッシュを持ち、4個のチップレットがベースタイル上のLLCを共有する。4枚のベースタイルには各320MB、合計1,280MBのLLCを載せる設計である。
ファブリックハブと4組の計算ブロックは、基板配線を使うUCIe-Sで結ぶ。UCIeは、パッケージ内でチップレット同士をつなぐ業界標準である。4組の計算ブロックは、片方へ固定されず、2個のハブの両方へ接続される。Tom's Hardwareが伝えた会場説明では、Intelは全メモリーハブへ低遅延かつ均一な経路を作れることを、EMIBではなくUCIe-Sを選んだ理由に挙げた。
ここでいう「均一」は設計目標であって、実測値ではない。両ハブへつながるから帯域が単純に2倍になるわけでも、計算ブロック間の遅延差が消えるわけでもない。それでも、特定の計算ブロックを片方のメモリーハブへ縛らずに済むため、256コアへデータを配る経路の偏りを抑えやすい。Fan-out Fabricの狙いは、コア数を増やすことと、メモリーやI/Oの接続能力を拡張することを分ける点にある。
電力制御も分割構成に合わせて細かくなった。Hot Chipsのスライドによると、コア、CBBのアンコア、I/O、メモリーには、それぞれ独立したDVFS領域がある。コア側はL2を保持する新しいアイドル電力状態とPriority Core Turboを、ハブ側はMR4に基づくメモリー熱管理とUXI／PCIeのL0pを備える。用途に応じてI/Oとメモリーへの電力配分を調整する設計だが、TDPや性能／ワットの改善幅はまだ示されていない。
現行のGranite Rapidsでは、計算ダイがコアやキャッシュの一部とともにメモリーコントローラーも抱える。Diamond Rapidsはこのまとまりを解き、計算側とデータ供給側を別の部品として設計した。ただし、Intelは計算ブロックをまたぐ実測レイテンシーも、製造歩留まりも示していない。コアのマイクロアーキテクチャー詳細も今回の発表には含まれず、16個への細分化が性能や製品コストへどう効くかは、まだ判断できない。
上限値で割ると、1コア当たり帯域は増えない
メモリーは16チャネルのDDR5-8000に対応し、MRDIMMでは最大12,800MT/sまで引き上げる。1チャネルを64bitとして計算すると、理論帯域は16×8byte×12.8GT/sで1,638.4GB/s、Intelが掲げる約1.6TB/sに当たる。現行Xeon 6980Pは12チャネル、MRDIMM-8800なので、同じ計算では844.8GB/sだ。ソケット全体の理論帯域は約1.94倍になる。
| 上限仕様 | Diamond Rapids | Xeon 6980P（Granite Rapids） |
|---|---|---|
| 物理コア | 256 | 128 |
| LLC | 1,280MB | 504MB |
| メモリーチャネル | 16 | 12 |
| MRDIMM転送レート | 12,800MT/s | 8,800MT/s |
| 理論メモリー帯域 | 1,638.4GB/s | 844.8GB/s |
| PCIe | Gen 6、128レーン | Gen 5、96レーン |
表の数字をコア数で割ると、見え方が変わる。異なる最上位SKUの上限値同士を単純計算した場合、理論帯域は1コア当たり6.6GB/sから6.4GB/sへわずかに下がる。コアが2倍になるのに対し、帯域は約1.94倍だからだ。これは実効帯域の比較ではないが、256コア時の理論帯域をコア数で割った値は、現行128コアSKUを上回らない。
一方、LLCは公称1,280MBを256コアで割ると1コア当たり5MBになる。6980Pの504MBを128コアで割った3.94MBより約27%多い。確定しているのは、この表記値ベースの差までだ。処理するデータを増えたLLCへ留められれば外部メモリーへのアクセスを減らせるが、実際のキャッシュヒット率は処理内容で変わる。Intelはまだ実測値を示していない。
EPYC 9006と同じ256コア、その先で差が付く
AMDも第6世代EPYC 9006「Venice」で、最大256コアと16チャネルのDDR5を公表している。MRDIMMは最大12,800MT/s、I/OはPCIe 6.0で、メモリー帯域も約1.6TB/sだ。製造にはTSMCの2nmプロセスを使う。物理コア数とメモリーの見出し仕様は、両社でほぼ並んだ。
ただし、AMDは同じ256コアで最大512スレッドを明記している。Intelは今回の公式要約でDiamond Rapidsのスレッド数を示しておらず、AMDと直接比べられる確定値はまだない。
コア数が同じでも、サーバーの処理能力はそろわない。1コア当たりの性能や同時実行できるスレッド数に加え、メモリー遅延と電力制約が異なるからだ。Intelの256コア化は、AMDに見出しの数字で追いつく意味を持つ。勝敗を決めるのは、同じ電力枠と価格でどれだけ仕事を終えられるかである。
APXと18A-Pは実機性能をどこまで押し上げるか
Diamond Rapidsは、x86命令セットにも大きな更新を入れる。Advanced Performance Extensions（APX）は汎用レジスターを16本から32本へ増やし、コンパイラーが値をレジスター内に長く保てるようにする。Intelのプロトタイプシミュレーションでは、SPEC CPU 2017の整数系コードを再コンパイルした場合、ロード命令が10%減り、ストア命令は20%超減った。これは実機ベンチマークではない。
APXは、既存バイナリーのままで自動的に効く機能ではない。Intelはソースコードの変更を想定していないが、対応コンパイラーでの再コンパイルを基本とする。動的言語もランタイム側が対応してから恩恵を受けるため、命令セットが製品へ入っても、実際の普及はソフトウェアの更新速度に左右される。
同時に入るAVX10.2と強化版AMXは、APXとは対象が異なる。APXが一般的な整数コードを広く支えるのに対し、AVX10.2はベクトル処理、AMXは行列処理で使われる。機能名を一括して「CPU性能向上」と捉えると、適用範囲を見誤る。実際の効果は、コンパイラーやランタイムに加え、数値計算ライブラリーが新命令を使うかどうかで変わる。
製造にはIntel 18A-Pを使う。Intelは標準Armコア・サブブロックのfully routed blockを0.75Vで評価し、18Aと比べて同じ電力で9%超高い性能、または同じ性能で18%超少ない電力を公称する。別の熱特性評価では、設計手法と組み合わせた全体スタックの熱抵抗率を20〜40%下げたという。どちらもDiamond RapidsがGranite Rapidsより9%高速になるという意味ではない。ベースタイルとファブリックハブにはIntel 3系を使うため、パッケージ全体の電力と発熱は実機で測る必要がある。
Intelが今回示していない数字は多い。SKUごとの周波数とTDP、販売価格から出荷日まで、製品を選ぶための条件は残っている。さらに、1.6TB/sの理論値に対してアプリケーションが得る持続帯域と、4組の計算ブロックをまたいだときの遅延も確認が要る。Diamond Rapidsの再設計が効いたと言えるのは、256コアを載せたことではなく、その256コアを待たせず、許容電力内で動かせたときである。
