MediaTekが、1レーン当たり400Gbps級の次世代SerDesを2027年後半に用意する。7月31日の2026年第2四半期決算説明会で、CEOのRick Tsaiは「400Gまたは448G」のSerDes IPについて、開発は順調で、2027年後半の準備完了を見込むと述べた。工商時報はこの技術をGoogleのTPU v10やMetaの次世代AI ASICを競うための足掛かりと報じたが、MediaTekは顧客名も設計獲得も明らかにしていない。確定したのは受注ではなく、次の設計案件を争うために必要なI/O技術をそろえる時期である。
448Gは2027年後半、顧客名は明かさず
MediaTekが公式に示したAI ASICの工程は二つある。米国の大手クラウド事業者と開発した最初のAIアクセラレータは2026年第4四半期に量産を始める。性能を高め、総保有コストを改善する第2世代は、パッケージングの歩留まりと信頼性が計画通りに進み、2028年初めの量産を目指す。2026年のデータセンター売上高は20億ドルを超える見通しだ。
同社は2027年のAIアクセラレータ向けSAM（獲得可能な市場）を800億ドルと見積もり、目標シェアを10～15％から15～20％へ引き上げた。この市場規模にはCPUやネットワークスイッチ、HBMは含まれない。スマートフォンSoCで成長してきたMediaTekにとって、データセンターが新しい収益の柱へ変わり始めたことを示す数字である。
ただし、決算説明会の公式記録にはGoogle、Meta、TPUの語が一度もない。顧客は「米国の大手クラウド事業者」とだけ記され、Tsaiは将来、主要供給者になれるかという質問にも回答を避けた。工商時報は、336G SerDesを使うMediaTekがGoogle TPU v9の主要注文を獲得し、448Gを武器にTPU v10とMeta案件を狙うと供給網情報に基づいて報じている。GoogleもMetaもこの関係を確認しておらず、TPU v10とMetaは候補案件として扱う必要がある。
なぜ200Gでは足りなくなるのか
SerDes（Serializer/Deserializer）は、チップ内部の並列データを高速な直列信号へ変換し、受信側で戻す回路である。演算器を大規模に並べても、学習中の勾配や推論中のトークンを十分な速さで運べなければ、計算回路は待ち時間を抱える。Googleが2026年4月に公表したTPU 8tは1つのSuperpodに9,600基を収め、TPU 8iはチップ間接続を19.2Tbpsへ倍増した。AIアクセラレータでは、演算性能とネットワーク性能を切り離せない。
ボトルネックは、パッケージの縁に置ける配線の数である。MetaのAI Interconnect ArchitectであるHalil CiritはEthernet Allianceの講演で、600mm幅のトレイに1,024～1,152組の差動配線を置いても、200G SerDesでは合計102.4～115.2Tbpsにとどまると説明した。配線を増やせないなら、1レーンが運ぶデータ量を増やすほかない。224Gから448Gへの移行は、同じ「海岸線」から送り出せる生のビットレートを2倍にする試みだ。
需要側も待ってはいない。Metaは2026年までに1GW超のPrometheus、数年内に5GWのHyperionを構築する構想を示し、MTIA 300を量産中である。MTIA 400、450、500も2027年までに順次投入する。GoogleはTPU 8tを134,000基接続する単一ファブリックで47Pbpsの二分割帯域を掲げる。次世代SerDesは、単体チップの速度競争ではなく、ラックやデータセンター全体を一つの計算機として動かすための部品になる。
2nm化だけでは越えられない配線と誤り訂正の壁
工商時報はMediaTekの400G級SerDesを2nmで開発すると報じた。TSMCのN2は2025年第4四半期に量産へ入り、N2Pも2026年後半の量産開始を予定する。微細化はSerDes内のデジタル信号処理回路と誤り訂正回路を高密度化し、消費電力を抑える助けになる。XPUを大規模に並べるデータセンターでは、I/Oの1ビット当たり電力が設備容量と運用費に直結する。
それでも、2nmに移せば448Gが完成するわけではない。Ciritは、演算回路とメモリは先端プロセスの恩恵を比較的素直に受ける一方、長い銅配線を駆動するSerDesは同じように縮小できないと指摘した。周波数が上がるほど基板、コネクタ、ケーブルで信号が失われ、受信側でビットを見分ける余裕が狭まる。速度だけを2倍にすると、イコライザやDSP、前方誤り訂正（FEC）が複雑になり、遅延と電力が増える。
標準も固まっていない。OIFが2025年11月に公開したCEI-448Gは実装合意ではなく、将来仕様の枠組みである。従来のPAM4より信号レベルを増やすPAM6やPAM8、強化したFEC、測定方法を検討対象に挙げたが、到達距離や許容損失、相互接続条件は個別プロジェクトで決める段階にある。MediaTekがいう「400G／448G」は次世代の速度階級を指し、相互運用可能な完成規格を意味しない。
銅配線を短くするCPC（Co-Packaged Copper）と、電気信号をパッケージ近傍で光へ変えるCPO（Co-Packaged Optics）が必要になるのはこのためだ。MediaTekは448GをCPCシステムとして開発し、その先ではTSMCのCOUPEプラットフォームを使ったCPOへ進む。MWC 2026では、2nmと3nmでシリコン検証したUCIe-Advanced IPがダイ端で最大10Tbps/mm、別のCPO試作が1ファイバー当たり最大400Gbpsを掲げた。448Gbpsの電気SerDes、400Gbpsの光ファイバー、チップレット間のUCIeは別の区間を受け持つ。三つを混同すると、MediaTekが何を完成させたのかを見誤る。
CoWoSとEMIB-Tという二つの量産経路
AI ASICは、一枚の巨大な演算ダイだけでできていない。演算ダイ、I/Oダイ、HBMを広いパッケージ上で結び、十分な電力を供給しながら熱を逃がす必要がある。MediaTekはメモリ、I/O、接続を事前検証したサブシステムとして提供し、TSMCのCoWoSとIntelのEMIB-Tの両方で超大型ASICを組めると説明している。SerDesのIP販売から、パッケージと基板の調達までまとめる設計サービスへ事業範囲を広げている。
EMIB-Tは、大面積のシリコンインターポーザの代わりに、小さなシリコンブリッジを有機基板へ埋め込む。IntelはここへTSV（シリコン貫通電極）を加え、チップへの垂直給電とHBM統合を強化した。MediaTekは2028年量産予定の第2 ASICでEMIB-Tの歩留まりと成熟度が改善していると認める一方、パッケージ方式の切り替えには時間がかかるとも述べた。CoWoSとEMIB-Tを扱えることは選択肢を増やすが、設計を土壇場で移せる保険ではない。
量産の難しさは、良品ダイを作る工程の後にも続く。複数のダイとHBMを一つのパッケージに載せれば、部品点数が増え、基板の反りや給電、放熱が製品コストを左右する。さらに最終組み立ての歩留まりも効く。MediaTekが50億ドルの資金調達枠を設けた理由も、メモリや基板を含む供給能力を早期に押さえ、ASICからラック規模の提案へ進むためだ。448Gの性能表だけでは、この実行力を測れない。
受注を決めるのは、IP完成後の三段階
2027年後半の「準備完了」は最初の関門にすぎない。第一に、448Gの送受信回路をシリコン上で動かし、想定した損失の基板やケーブルでもビット誤り率と電力目標を満たす必要がある。第二に、顧客の演算ダイ、メモリ、ネットワーク構成へ組み込み、設計採用を得なければならない。第三に、2nmウェハとHBM、基板をそろえ、CoWoSまたはEMIB-Tで許容コストの量産を立ち上げる工程が待つ。
Googleが公表している最新世代はTPU 8tと8iであり、TPU v10の仕様や設計パートナーは公開していない。Metaは複数の供給元からシリコンを調達する方針を明言したものの、MediaTekの名は挙げていない。一方、MediaTekは顧客を特定せず、複数のデータセンター案件と協議していると説明する。この三者の発表を重ねると、448GがGoogleとMetaへの「入場券」になる理由は見えるが、注文書までは見えない。
工商時報は、IP検証、顧客導入、製造能力の確保を経て、400G級SerDesを使う案件の本格量産は早くても2028～2029年になるとみる。したがって、評価すべき日付は二つある。2027年後半にMediaTekが448Gシリコンの性能と電力を示せるか。続いて2028年初め、第2 ASICとEMIB-Tを予定通り量産できるか。この二つを通過して初めて、TPU v10やMetaを巡る報道は受注実績へ近づく。
