SK hynixは8月23日、Hot Chips 2026のメモリー技術チュートリアルで、HBM向け先端パッケージングのロードマップを示した。資料が扱ったのは、DRAMダイを積む内部接合、HBMと演算ダイを横に結ぶ2.5D実装、そして両者を上下に近づける将来の3D統合である。HBMの帯域と容量が増えるほど、メモリだけを先に作り、後からパッケージへ載せる分業は難しくなる。講演資料にIntelのEMIBも並んだが、採用契約を示す発表ではない。今回の変化は、HBMメーカーが三つの実装層を顧客の演算ダイと一緒に設計する方向を明確にした点にある。
HBMを構成する三つのパッケージ層
第一層は、HBM内部でDRAMダイを縦に積む接合方式である。SK hynixが量産に使うMR-MUFと、次世代候補のハイブリッドボンディングはここに属する。ダイ間の厚さやTSVの密度、熱の通りやすさを左右する工程だ。
第二層は、完成したHBMとGPUやxPUを横方向につなぐ2.5D実装である。Hot Chipsのスライドには、TSMCのCoWoS-S、CoWoS-R、CoWoS-LとIntelのEMIBが並んだ。CoWoSはシリコンまたはRDLを使うインターポーザー系の実装であり、EMIBは有機基板の必要箇所へ小さなシリコンブリッジを埋める。いずれもHBM内部の接合方式とは別の層を担う。
二つの層が接する境界にベースダイがある。HBMの最下部でDRAMスタックを束ね、演算ダイとの通信を受け持つロジックだ。SK hynixはHBM3Eまでベースダイを自社技術で作ってきたが、HBM4ではTSMCの先端ロジック工程を採用する。限られた面積へ機能を加えるには、DRAM工程だけで設計を完結させず、ロジック工程と2.5D実装を早い段階ですり合わせる必要が生じた。
第三層は、HBMと演算ダイを上下に重ねる3D統合である。講演資料はHBMを演算ダイ上へ積む将来像を示した。ただし、製品名や構造の詳細、投入世代は公表していない。ハイブリッドボンディング、CoWoSやEMIB、3D統合は同じ選択表から一つを選ぶ技術ではなく、異なる高さで働く。
2,048本I/Oの裏で、信号と電力が面積を奪い合う
講演スライドでは、HBM4は2TB/s超、最大48GB、12Hi量産と16Hi認定中とされた。厚さは775µmで、ベース側のマイクロバンプは16,148個、TSVは20,000本を超える。SK hynixが量産準備済みとするHBM4は2,048本のI/Oを備え、10Gbps超で動作する。電力効率は前世代から40%超改善したという。
講演スライドの世代比較では、2,048本のI/Oは前世代の2倍に当たる。端子が増えるとデータ経路は広がるが、HBMの底面では信号線と電源線が同じ面積を使う。ピン速度を上げれば信号品質の要求も厳しくなり、電圧の揺れや配線抵抗を抑える給電設計が帯域を制約する。20,000本超のTSVと16,148個のマイクロバンプは、接続部そのものが面積と熱を消費する規模へ増えたことを表す。
だが、帯域幅がおおむね2世代ごとに倍増する一方、既存工程とパッケージにかかる熱負荷が2.2倍になるとも説明している。将来策として挙げたのはTSV数の倍増とI/Oの高速化であり、先端ロジック工程を取り込んだうえで、給電用TSVを電力供給網へ分散配置する構想も示された。いずれも製品仕様ではないが、帯域と給電を別々に増やせないことを表している。
16Hiを超えると、ダイを薄くして層数を稼ぐだけでは熱が逃げにくくなる。かといってダイを厚くすれば、775µmの高さへ収める余裕が減る。積層数、ダイ厚、接続ピッチの交換条件を一つの工程で解く必要がある。
量産はMR-MUF、16段超はハイブリッドボンディング
SK hynixのHBM4量産は、実績のあるAdvanced MR-MUFで始まる。複数ダイをまとめて接合し、液状の充填材を隙間へ流して固める方式だ。同社の公式インタビューは、フィルム状材料を各層へ挟む従来法より工程効率と放熱性に優れると説明している。ただし12層HBM3では、薄型化したダイの反りが従来のMR-MUFで問題となり、Advanced MR-MUFで反り制御と放熱材料を改良した。
講演スライドでは、TC-NCFはダイの反りに強い一方で熱抵抗が高く、生産性が低い方式、MR-MUFは生産性と熱抵抗で有利だが反りと狭い隙間への充填に課題を持つ方式と整理された。これは製法の絶対的な優劣ではない。積層数とダイ厚、接続間隔が変われば、反り、生産性、熱抵抗のどれが限界になるかも変わる。
ハイブリッドボンディングはマイクロバンプを介さず、銅と絶縁層を直接接合する。Hot Chipsの資料では、MR-MUFと比べてコアダイを24%厚くでき、TSVピッチを18µm未満へ縮められるとされた。積層数が増えた条件でも熱抵抗を35%下げるという。ただし、公開ページでは比較構造や評価条件を確認できないため、35%をあらゆるHBMへ当てはめることはできない。
銅同士を直接つなぐには、接合面の平坦性と清浄度を高い水準でそろえなければならない。位置合わせの小さな誤差や一つの異物が接続不良を生むため、講演資料が示した熱性能を量産歩留まりへ移せるかが残る。
熱対策は接合面の変更と並行して進む。SK hynixのiHBMは、ベースダイと演算ダイを結ぶD2D PHYの高温部へ、電気を通さず熱を通すICEを置く。専用の熱経路によって熱抵抗を30%下げる設計で、同社はHBM5を含む次世代品への適用を計画する。Advanced MR-MUFを維持しながら局所の熱を逃がし、その先でハイブリッドボンディングを使う段階的な進め方が見える。
EMIBの掲載が意味する選択肢と、意味しない契約
SK hynixは2024年、HBM4のベースダイにTSMCの先端ロジック工程を使い、HBMとCoWoSの統合を共同最適化するMOUを結んだ。Hot ChipsのスライドにEMIBが加わっても、この公式協業が消えたわけではない。
IntelはEMIBを、ロジック同士またはロジックとHBMを結ぶ2.5D技術として提供している。大型の全面シリコンインターポーザーを置く代わりに、高密度配線が必要なダイの境界へシリコンブリッジを埋める。EMIB-TではそのブリッジにTSVを加え、垂直方向の給電経路を強める。
全面インターポーザーと局所ブリッジでは、配線の自由度や電力の通し方が異なる。製造工程と供給網も同じではない。したがって、顧客が完成直前にCoWoSからEMIBへ切り替えられるわけではなく、最大面積やコストの一項目で優劣も決まらない。HBM側は、演算ダイの配線と給電条件に合わせて適合性を事前に検証する必要がある。
SK hynixとIntelは、講演に合わせてEMIBの採用契約、製品名、量産時期を発表していない。スライドへの掲載から確定できるのは、SK hynixが複数の2.5D方式を共同設計の対象に入れていることまでである。TSMCからの移行やIntel製品への採用を結論にするには、顧客認定と量産計画が足りない。
3D化では熱を逃がす方向が変わる
2.5DではHBMと演算ダイを横に置くため、両者の上面から熱を逃がす経路を分けやすい。3D統合は接続距離を短くできる反面、発熱源のロジックと温度に弱いDRAMを上下に重ねる。演算ダイから上がる熱がHBMを通る構造になれば、冷却経路を積層構造に合わせて組み直す必要がある。
iHBMがD2D PHYの局所的な高温部へ専用の熱経路を足すのも、横置きの2.5D構造ですでに界面の発熱が問題になっているためだ。3D化では局所的な逃げ道を、積層全体の冷却へ広げなければならない。配線が短くなる電気的な利点と、熱源が近づく不利が同時に生じる。
歩留まりの計算も変わる。複数の既知良品ダイを積む前に選別できても、接合後の不良ダイは交換しにくい。層が一つ増えるたびに、位置合わせ、接合、検査の成功が最終製品へ累積する。HBM内部でハイブリッドボンディングが成立しても、HBM-on-logic全体の歩留まりが直ちに成立するとは限らない。
Hot Chipsの資料は3D統合の方向を示したが、製品名や量産世代は示していない。次の判断材料は、HBM-on-logicを採る顧客の認定と、ロジックの熱をDRAMへ通さず逃がす構造である。その二つが製品仕様として公表されたとき、SK hynixの三層設計は研究構想から量産ロードマップへ移る。
