AIの進化を規定する戦場が、シリコンダイそのものから、それを如何に実装するかという「パッケージング」の領域へと急速にシフトしている。この領域で絶対的な支配を築いてきたTSMCのCoWoS（Chip-on-Wafer-on-Substrate）。しかし今、その牙城を揺るがしかねない「CoWoP（Chip on Wafer on PCB）」という新たな技術概念が、業界の注目を集めている。IC基板を完全に排除するというこの野心的なアプローチは、真のゲームチェンジャーか、それとも単なる理想論なのだろうか。
なぜ今「パッケージング技術」が戦場の主役なのか？
かつて半導体の性能向上は、ムーアの法則に則った微細化、すなわちトランジスタの高集積化によって牽引されてきた。しかし、そのペースが鈍化し、製造コストが高騰する中で、単一の巨大なダイ（モノリシックダイ）で性能を追求する戦略は限界に直面した。
この壁を打ち破るべく登場したのが「チップレット」アーキテクチャである。CPU、GPU、I/Oといった異なる機能を持つ小さなダイを個別に製造し、それらを高度に接続して一つのパッケージを構成する。このチップレット間の超高速通信を実現する心臓部こそが、先進パッケージング技術に他ならない。
この潮流をいち早く掴み、AIアクセラレータ市場のデファクトスタンダードとなったのが、TSMCが開発したCoWoSである。
CoWoSは、巨大なシリコンウェハーから切り出した「シリコンインターポーザ」と呼ばれる中継基板の上に、複数のGPUダイと広帯域メモリ（HBM）を近接して配置する。シリコンインターポーザの微細な配線によって、ダイとメモリ間を極めて短い距離で、かつ圧倒的な数の配線で接続。これにより、従来のパッケージングでは実現不可能なレベルのメモリ帯域幅を達成した。NVIDIAのA100やH100といったAI GPUが驚異的な性能を発揮できるのは、まさにこのCoWoS技術の恩恵である。
しかし、このCoWoSにも弱点が存在する。シリコンインターポーザを、最終的にマザーボードに接続するための「ABF（Ajinomoto Build-up Film）基板」と呼ばれる有機材料のIC基板に搭載する必要があるのだ。このABF基板は製造が難しく高価であり、AI GPUの需要爆発によって深刻な供給不足に陥ったことは記憶に新しい。システム全体の性能は、この有機基板の電気的・熱的特性、そして供給能力に大きく制約される。CoWoPは、このCoWoSが抱える根源的な課題にメスを入れる技術なのである。
CoWoPアーキテクチャの本質
CoWoP、すなわちChip on Wafer on PCBとは、その名の通り、CoWoSの構造からABF/BTといった有機IC基板を完全に排除し、シリコンインターポーザに搭載されたチップ群を直接PCB（プリント基板）主基板に実装する技術だ。
構造を階層で比較すると、その違いは一目瞭然である。
- CoWoSの構造:
- L1: Active Die (GPU, HBM)
- L2: Silicon Interposer (マイクロバンプでDieと接続)
- L3: Organic Substrate (ABF基板など。BGAボールでInterposerと接続)
- L4: Printed Circuit Board (PCB) (マザーボード。BGAボールでSubstrateと接続)
- CoWoPの構造:
- L1: Active Die (GPU, HBM)
- L2: Silicon Interposer (マイクロバンプでDieと接続)
- L3: Printed Circuit Board (PCB) (インターポーザアセンブリを直接実装)
CoWoPは、信号と電力が通過する階層を一つ削減する。この一見単純な変更が、システムの物理的・電気的特性に劇的な改善をもたらすポテンシャルを秘めている。
CoWoPプロセスは主に以下の二つのステップで構成される。
1. ダイ・トゥ・インターポーザー接続 (Micro-Bumps)
この初期段階はCoWoSと共通する部分が多い。ベアチップ（ダイ）は、微細なマイクロバンプを介してシリコンインターポーザーにフリップチップボンディングされる。このシリコンインターポーザーは、GPUダイと複数のHBMスタック間の高密度な電気的接続を実現する上で不可欠である。インターポーザー上にはTSV (Through-Silicon Via) が形成され、上下方向の電気経路を提供する。この高密度接続により、チップ間のデータ転送速度が最大化される。
2. 多層PCBへの直接実装とRDLの統合
CoWoPの真の革新はここにある。マイクロバンプでチップが接合されたシリコンインターポーザーとHBMスタックの集合体は、従来のCoWoSのようにABF基板に実装されるのではなく、多層PCBに直接実装される。この際、PCBは単なる電気的配線を提供するだけでなく、mSAP (modified Semi-Additive Process) やSAP (Semi-Additive Process) などの先進的なプロセスを用いて、ファインピッチのRDL (Redistribution Layer) を内部に形成する。このRDLは、チップとPCB間の信号整合性（Signal Integrity, SI）と電力分配（Power Distribution, PI）を維持する上で極めて重要な役割を担う。PCBが本来の役割を超えて、パッケージング基板の一部機能を担うことで、システム全体の厚み、重量、そして何よりもコストの削減が目指される。
成熟した大型PCBパネルを活用することで、高価なABF/BT基板が不要になり、材料費と製造コストが大幅に削減される可能性があり、加えて、パッケージングの複雑性が減少し、量産速度と納期が短縮される利点も挙げられている。
CoWoPが謳う7つの主要な優位性
CoWoPがもたらす潜在的なメリットは、7つの主要なポイントに集約することが出来る。これらは、単なるコスト削減だけでなく、高性能AIチップが直面する根本的な課題への回答を目指すものだ。
- 信号整合性 (Signal Integrity, SI) の向上:
CoWoPはパッケージング基板の層を排除するため、NVLinkやHBMのような高速インターコネクトの信号経路が大幅に短縮される。これにより、信号損失が低減され、よりクリーンな信号伝送が可能となる。これは、特に複数GPU間の広帯域通信が不可欠なAIスーパーコンピューティングにおいて、スループットとレイテンシの改善に直結する。 - 電力整合性 (Power Integrity, PI) の強化:
従来のCoWoSパッケージでは、電圧レギュレーター（VR）がPCBまたはパッケージ基板上に配置されることが多く、GPUダイまでの電力供給経路が長くなりがちであった。この経路には寄生抵抗、容量、インダクタンス（寄生パラメータ）が発生し、電力損失、電圧変動、応答遅延の原因となっていた。CoWoPはVRをGPUダイのより近くに統合できるため、電力経路が大幅に短縮され、寄生効果が低減される。これにより、電圧の安定性、ノイズの最小化、そして特に高負荷時の電力効率が向上する。 - 優れた熱性能 (Thermal Performance):
電力損失が減少すれば、それに伴う発熱も抑えられる。さらにCoWoPの「リッドレス設計」は、ヒートシンクがGPUダイと直接接触することを可能にする。これにより、熱抵抗が低減され、より効率的な熱放散が実現し、チップの長期的な信頼性とピーク性能の維持に貢献する。 - PCBの熱膨張と反りの低減:
CoWoPに用いられるPCBは、より低い熱膨張係数（CTE）を持つことで、パッケージング基板とPCB間のCTEミスマッチに起因する反り（Warping）問題を改善する効果が期待される。これは、大型化するAIチップパッケージにおいて、機械的安定性を高める上で重要である。 - エレクトロマイグレーション (Electromigration) の改善:
最適化された電流経路と寄生抵抗の低減は、エレクトロマイグレーションのリスクを低下させる。エレクトロマイグレーションは、金属配線内を流れる電子が原子を移動させ、配線の劣化や断線を引き起こす現象であり、チップの寿命に直結する。このリスクの低減は、チップの長期的な信頼性向上に貢献する。 - ASICコストと設計複雑性の低減:
CoWoPは高価なABF/BT有機基板やBGAソルダーボール、さらにはパッケージリッドの必要性を排除する。これにより、材料費が大幅に削減され、製造プロセスも簡素化される。業界の推定では、CoWoPはパッケージングコストを30%から50%削減できる可能性があるという。 - より柔軟なチップモジュール統合のサポート:
パッケージング層の削減と直接的なPCB実装は、将来的な「パッケージレスアーキテクチャ」への道を開く可能性がある。これにより、よりモジュラーで適応性の高いチップ統合が実現し、設計の自由度が高まる。
これらの利点を見れば、CoWoPが先進パッケージングの「聖杯」のように聞こえるのも無理はない。特にコストと生産リードタイムの削減は、AIアクセラレータ市場の爆発的な成長に対応する上で、極めて魅力的な要素である。PCBラインの拡張が6〜12ヶ月であるのに対し、従来の基板ラインは2年かかるというデータは、サプライチェーンの柔軟性という観点からも重要である。
乗り越えるべき巨大な壁：理想と現実のギャップ
CoWoPが描く未来は輝かしいが、その実現には物理法則に根差した巨大な壁が立ちはだかる。特に、PCB製造技術に要求される進化は、単なる改善ではなく、パラダイムシフトと呼ぶべきレベルのものだ。
PCB配線の微細化
現在、CoWoSで用いられるABF基板は、10μmを下回るライン/スペース（L/S）で配線を形成できる。これは半導体製造に近い精密なプロセスだ。
一方、CoWoPでABF基板の代替を担うPCBは、mSAP（modified Semi-Additive Process）といった最先端の技術を用いても、L/Sは20/35μm程度が限界とされている。
NVIDIAの次世代GPU「Rubin Ultra」がABF基板と同等の性能をCoWoPで実現するには、PCBのL/Sを10/10μm以下にまで微細化する必要があると指摘されている。 これは、現在のPCB製造技術から見れば、まさに異次元の要求だ。
この仕様から、次世代のハードウェアに何が要求されるだろうか？ 実質的に、これはPCB工場に半導体前工程に匹敵するレベルのフォトリソグラフィ（露光）装置と、高精度なエッチング技術、そして高アスペクト比のビア（層間接続）形成技術の導入を求めるに等しい。設備投資の桁が数段変わり、製造プロセス全体のクリーン度管理も根本から見直す必要がある。
この技術的ギャップはあまりに大きく、一朝一夕に埋められるものではない。業界関係者がCoWoPの短期的な実現に懐疑的な最大の理由がここにある。
エコシステムの壁と信頼性の問題
著名アナリストのMing-Chi Kuo氏は、AppleがiPhoneに類基板（SLP: Substrate-Like PCB）を導入した際の事例を挙げて、CoWoPの課題を指摘している。 AppleはSLPの量産化に、材料メーカーや製造装置メーカーを巻き込み、エコシステム全体で4年以上の歳月を費やした。
CoWoPがターゲットとするAIサーバーは、iPhoneとは比較にならないほどの高消費電力、高発熱、大面積の基板を扱う。 システムの消費電力は数万倍、基板面積は百倍にもなり、要求される信頼性は桁違いに厳しい。ABF基板は何十年にもわたって培われた材料、設計、評価に関する知見の蓄積がある。CoWoPがこれに代わる信頼性を担保するには、全く新しいエコシステムの構築が必要であり、その道のりは極めて険しいと言わざるを得ない。
NVIDIAとTSMCの戦略的思考
では、なぜNVIDIAはCoWoPを検討しているのか。また、TSMCはこの動きをどう見ているのか。
NVIDIAにとって、CoWoPは複数の戦略的意味を持つ。一つは、ABF基板の供給リスクを回避するための代替案の模索。もう一つは、基板メーカーに対する価格交渉力を高めるための牽制球であろう。そして最も重要なのは、将来のアーキテクチャを見据えた長期的な技術開発の一環であるという点だ。
一方、ファウンドリの巨人であるTSMCは、CoWoPと並行して、より現実的な次世代技術としてCoPoS（Chip on Panel on Substrate）の開発を進めている。 CoPoSは、従来の円形シリコンインターポーザの代わりに、大型の角型ガラスパネル上に再配線層（RDL）を形成する技術だ。これにより、ウェハーの端を無駄なく使えるため、生産効率を大幅に向上させることができる。
Kuo氏が指摘するように、CoWoPが「理想的な性能」を追求するのに対し、CoPoSは「現実的な生産効率の向上」という喫緊の課題を解決する技術である。 商業化の観点から見れば、TSMCがCoPoSを優先するのは極めて合理的な判断だ。2028年までにCoWoPとCoPoSという二つの革新的技術を同時に量産軌道に乗せるのは、リスクが高すぎると考えられる。
このため、NVIDIAの次世代フラッグシップ「Rubin Ultra」がCoWoPを採用する可能性は極めて低い、というのが業界のコンセンサスとなっている。
CoWoPは革命か、壮大な実験か
CoWoPが短期的にCoWoSを置き換えることはないだろう。PCBの微細化という物理的な障壁はあまりに高く、サプライチェーン全体の成熟には長い時間が必要だ。
しかし、CoWoPを単なる誇大広告と切り捨てるのは早計である。この技術が提示した「IC基板の排除」というコンセプトは、半導体パッケージングが目指すべき究極の方向性を示している。それは、チップとシステムをよりシームレスに統合し、物理的な限界を押し上げるための、極めて重要な問いかけなのだ。
このような野心的な技術コンセプトは、たとえすぐには実現せずとも、周辺技術の開発を強力に促進する触媒となることが多い。CoWoPという挑戦状を突きつけられたABF基板メーカーは、さらなる高性能化・低コスト化を迫られるだろう。PCBメーカーは、半導体パッケージング領域への進出をかけて、mSAP/SAPプロセスの限界に挑むことになる。
CoWoPは、現時点では壮大な実験かもしれない。しかし、この実験が、数年後のAI半導体の性能を規定する、新たな技術開発競争の幕開けとなることは間違いないだろう。
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