Intelが、将来のAI半導体向けパッケージに70個以上のシリコンブリッジを組み込む構想を明らかにした。ZDNet Koreaの報道によると、11月4日に韓国・釜山で開催された半導体パッケージング関連の学会「ISMP 2026」で、Intel Foundryのパッケージング担当ディレクター、Kyuoh Lee氏が240×240mmの大型パッケージ構想を説明した。シリコンブリッジは、同じパッケージ内の複数の半導体チップを高密度に接続するための部品で、演算チップや広帯域メモリ（HBM）の搭載数が増えるほど、その重要性も高まる。ただし、70個以上のブリッジを使う構成の量産時期は明らかになっておらず、実際の製品供給には製造能力や部材調達などの課題も残されている。

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HBM32個以上、EMIB70個以上を搭載する大型パッケージ構想

Lee氏が示した将来構想では、240×240mmのパッケージに32個以上のHBMと70個以上のEMIBブリッジを搭載する。EMIB（Embedded Multi-die Interconnect Bridge）は、隣接する半導体ダイの間を小さなシリコンブリッジで接続するIntel独自の先端パッケージング技術だ。巨大な単一チップを製造する代わりに、複数の演算チップとHBMを一つのパッケージに集積することで、より大規模な半導体システムの構築を目指している。

ZDNet Koreaが報じた構成例は、次の3段階に分かれる。

開発段階 パッケージ外形 HBM搭載数 EMIBブリッジ数
2026年に商用化された構成例 最大120×120mm 12個 20個以上
開発中の構成例 120×180mm以上を目標 16個以上 38個以上
将来構想（時期未公表） 240×240mm 32個以上 70個以上

この構成例は特定のAIアクセラレーターの製品仕様として発表されたものではなく、各段階に対応する製品名も明らかになっていない。また、HBMの個数はパッケージに搭載するメモリスタックの数を表しており、実際のメモリ容量や帯域幅を直接示すものではない。これらはHBMの世代や積層構成などによって変わるため、搭載数だけで製品の性能を判断することはできない。

一方、Intelが公開している公式技術資料の5ページ、図9には、2026年に約120×120mmのパッケージへ12個のHBMと20個超のEMIBを搭載する構成が示されている。2028年のロードマップでは、パッケージ外形が120×180mm超、HBMが24個超、EMIBが38個超へと拡大する。今回の講演報道にある「開発中の構成ではHBM16個以上」という説明と、公式資料に記載された「2028年にHBM24個超」という計画は、対象とする構成が必ずしも一致していない。したがって、これらの情報を組み合わせて、70個以上のEMIBを使う240mm角パッケージが2028年に量産されると判断することはできない。

パッケージ面積は4倍に拡大、EMIB需要も増加する見通し

120×120mmから240×240mmへとパッケージを大型化した場合、外形寸法から計算される面積は4倍になる。具体的には、従来構成の14,400mm²に対し、将来構想では57,600mm²となる。これはパッケージの外形面積を比較したものであり、演算性能やメモリ帯域幅が4倍になることを意味するものではない。

EMIBの搭載数も、2026年の構成例における20個以上から、将来構想では70個以上へと増える。ただし、いずれも搭載数の下限を示した数字であるため、70を20で割った3.5倍を、そのままEMIB需要の増加率と見なすことはできない。実際の需要を推計するには、製品ごとの搭載数に加え、それぞれの製品が何個出荷されるのかを把握する必要がある。

それでも、Intelが目指す方向性は明確だ。AI半導体のパッケージに組み込む演算チップやHBMが増えれば、それらを接続するためのEMIBも多く必要になる。大型パッケージへの移行は、Intelの先端パッケージング技術の採用機会を広げる可能性がある一方、1製品当たりの部品使用数が増えることと、完成品の生産量が拡大することは区別して考える必要がある。

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EMIBの強みはウエハー利用率90%、EMIB-Tは電力供給も改善

Intelの公式技術資料では、EMIBブリッジのウエハー利用率が90%であるのに対し、8倍レチクル規模のシリコン／再配線層インターポーザーでは60%とされている。レチクルは半導体回路を露光する際に使用する原版で、ここでの倍率は比較対象となる実装技術の規模を示す条件だ。ウエハー利用率は材料をどれだけ効率よく使えるかを示す指標であり、完成した半導体パッケージの良品率とは異なる。

EMIBの特徴は、ダイ間の高密度接続が必要な部分にだけ、小型のシリコンブリッジを配置することにある。複数のダイの下に大型のシリコンインターポーザーを敷く方式とは異なり、局所的な接続部分を有機基板に埋め込む構造を採用している。Intelによれば、この方式では大型インターポーザーや、それに伴うウエハーレベルの積層工程を省略できるため、シリコン材料の利用効率を高められる。

ただし、ウエハー利用率90%は、製造したEMIBの90%が良品になることを意味しない。ブリッジ自体の電気的な品質に加え、基板への埋め込みやダイの実装など、後工程でも不良が発生する可能性がある。同様に、利用率90%と60%の差を、そのまま製造コストの削減率に換算することもできない。

Intelは、このEMIBを発展させた「EMIB-T」も開発している。EMIB-Tは、従来の水平方向の高密度配線に加え、シリコンブリッジを縦方向に貫くシリコン貫通電極（TSV）を備える。これにより、ダイ間の信号接続だけでなく、基板からチップへ電力を供給する経路も確保できる。

Intelは、この給電構造によって直流・交流の電源ノイズを抑え、HBM4などの広帯域メモリや、チップレット間接続規格「UCIe」に対応する高速通信を支えられると説明している。Lee氏もZDNet Koreaの取材に対し、EMIB-Tでは必要な部分にだけ高密度のシリコン配線を配置できるため、チップの大型化に柔軟に対応できると述べた。パッケージの大型化には、演算チップやHBMを配置する面積だけでなく、それらを高速に接続し、安定して電力を供給する技術も欠かせない。

基板不足が増産を制約、量産には検査体制の強化も必要

EMIBの採用拡大を目指すIntelだが、先端有機基板の供給不足がすでに生産上の制約となっている。Intelが10月29日に公開した2026年第3四半期の決算説明資料では、CEOのLip-Bu Tan氏が、Intel 3プロセスのウエハー生産量を増やしている一方、業界全体で続く基板不足がEMIB製品の増産を妨げていると説明した。これは既存のサーバー製品の供給に関する発言であり、240mm角の将来構想について、製造上の問題や不良率を明らかにしたものではない。

EMIBは大型インターポーザーの使用を避けられるものの、ブリッジや半導体ダイを実装する有機基板は依然として必要となる。仮にシリコン材料を効率よく利用できても、対応する基板の供給が追いつかなければ、完成品の出荷量を増やすことは難しい。ウエハー利用率の高さと基板不足が同時に問題となるのは、それぞれが製造工程の異なる部分を表しているためだ。

Intelは同じ決算説明で、EMIBおよびEMIB-Tについて、社外顧客との商談が進展していることも明らかにした。また、2027年に予定される顧客の生産立ち上げに向けて、米国ニューメキシコ州とマレーシアで先端パッケージングの生産能力を増強しているという。ただし、この設備投資が70個以上のEMIBを搭載する将来構想に直接対応するとは説明されておらず、240mm角パッケージの量産時期を示すものではない。

さらに、パッケージが大型化して構造が複雑になるほど、製造後の検査も重要になる。Intelの公式技術資料では、品質が確認された半導体ダイを選別して実装することに加え、完成したシステム全体を検査することが、品質とコストを管理するうえで不可欠だと説明している。数十個のEMIBと多数の演算チップ、HBMを組み合わせる場合、個々の部品が正常に動作するだけでなく、組み立て後の接続や電力供給を含めたシステム全体の動作を確認しなければならない。

Intelが示した70個以上のEMIBを搭載する構想は、AI半導体の大型化に対応する先端パッケージング技術の進化を象徴している。局所的なシリコンブリッジを使うEMIBは、巨大なインターポーザーに依存せず、多数の演算チップとHBMを高密度に接続する手段となる。ただし、実際の製品供給につながるかどうかは、対応製品と量産日程の具体化に加え、先端基板の確保や組み立て後の検査体制に左右される。今後は、240mm角パッケージを採用する具体的な製品が発表されるか、そしてIntelが増強を進める先端パッケージング拠点で量産に必要な供給能力を確保できるかが注目される。