Intelが、次世代の先進パッケージング「EMIB-T」を2027年の顧客量産へ進める。7月23日の2026年第2四半期決算説明で、受注残が増え、歩留まりと信頼性は目標に達していると説明した。7月31日には、基板大手Unimicronも本格量産は2027年になるとの見通しをDIGITIMESに示した。

この動きを後押ししているのが、TSMCの供給制約である。TSMCのC.C. Wei CEOは7月16日、自社の先進パッケージング能力が顧客の成長を制限するほど不足していると認め、EMIB-Tのような選択肢を歓迎した。競争の中心は、最大寸法の記録から、顧客が実際に使える量と価格で誰が供給できるかへ移った。

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2027年へ動いた顧客量産の時計

IntelはEMIB-Tについて、顧客の関心が「非常に高い」とし、受注残が増えていると説明した。歩留まりと信頼性は社内目標に達しており、2027年の顧客立ち上げを支えるため、高品質のまま量を増やす段階に入るという。顧客評価を集める段階から、2027年の増産準備へ進む発言である。

半年前の状況は、もう少し曖昧だった。Unimicronの楊筑華・マーケティング責任者は2月25日の説明会で、CoWoSの供給待ちを避けたい大手顧客がEMIBを評価していると述べたが、量産時期は示さなかった。今回の2027年という見通しにより、量産時期の想定は以前より具体的になった。ただし、IntelもUnimicronも顧客名、製品名、予定数量は公表していない。

Intelは6月18日、先進パッケージングを専任リーダーが率いる事業に組み替え、元SK hynix CEOのSeok-Hee Lee氏を責任者に据えた。技術開発から後工程の製造までを一つの組織で扱い、EMIB-TとHBIを顧客向けの本格量産へ移す。2027年という日付はロードマップ上の目標であり、量産品の出荷実績ではない。それでも、組織、受注残、供給計画が同じ時期を向き始めた。

従来のEMIBは2017年から量産され、Intel製と外部製のダイを組み合わせてきた。だが、EMIB-Tは同じ実績をそのまま引き継げる製品名ではない。小型ブリッジへシリコン貫通電極（TSV）を加え、HBMの近くへ垂直に電力を届ける構造を採る。電源経路が変われば、基板設計から組み立て、信頼性評価まで改めて詰める必要がある。Intelが2027年に立ち上げようとしているのは、このTSV付き世代の外部顧客向け量産である。

技術面では、量産へ進むための試験結果がそろい始めた。IntelはECTC 2026で、120×120mmを超えるパッケージに9倍超のレチクル相当の演算・メモリ用シリコンを収め、HBM4Eで12Gbps超、UCIeで64Gbpsの信号伝送を示した。接続間隔を25µmまで縮めた成果は別の試験車両による。これらは大規模な製品を設計できる根拠にはなるが、同じ仕様の完成品を歩留まりよく量産した証拠ではない。

90%対60%は値引き率ではない

EMIB-Tの原価差は、シリコンを全面に敷かない構造から生まれる。CoWoS-Sのような全面インターポーザー方式では、演算ダイとHBMの下に大きな配線面を作る。EMIB-Tは、隣り合うダイを高密度に接続する境界だけへ小型のシリコンブリッジを埋め込む。微細な接続間隔が必要なのはブリッジ周辺に限られ、ダイ中央部は広い間隔を保てる。配線密度へ費用をかける場所を絞る設計だ。

Intelの試算では、小型ブリッジを作るウエハーの利用率は約90%になる。これに対し、8倍超のレチクル相当を覆う全面インターポーザーは、巨大な矩形を円形ウエハーから切り出すため、利用率が60%程度まで下がり得る。条件次第で、差は最大約30ポイントになる。使うシリコンを減らせることがEMIB-Tの持ち札だ。

もっとも、90%対60%は材料利用率の比較であり、完成パッケージの値引き率ではない。Intelは、EMIB全般の組み立て歩留まりが同程度の複雑さを持つFCBGAと同等だとしているが、超大型EMIB-Tを外部顧客向けに量産した歩留まりは開示していない。基板が高くなり、実装や検査で不良が増えれば、ブリッジで節約した費用は縮む。Intelも完成パッケージがCoWoSより何%安いかは公表していない。

比較対象にも注意が要る。TSMCのCoWoS-Sはシリコン中介層を使うが、CoWoS-Rは銅配線と樹脂からなるRDL中介層を採用し、2023年から量産されている。CoWoS-LはRDLを使う成形中介層へ局所シリコン配線を埋め込み、3.5倍レチクル版が2024年に量産へ入った。Intelが示す全面インターポーザーとの材料差を、CoWoSの全方式へ同じ比率で当てはめることはできない。

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TSMCが代替能力を歓迎する理由

TSMCはEMIB-Tを脅威として退けていない。C.C. Wei CEOは2026年第2四半期の決算説明で、先進パッケージングの能力不足が顧客の成長を抑えているため、市場に柔軟性を加える競合を歓迎すると述べた。TSMCで製造した演算ダイをIntelなどがパッケージに組み込めれば、TSMCの前工程売上は増やせる。ウエハー製造と後工程の勝敗は一致しない。

TSMCにも大規模な拡張計画がある。2026年時点で5.5倍レチクルのCoWoSを生産し、2027年には12個以上のHBMを統合する9.5倍版を量産する。2028年には約10個の大型演算ダイと20個のHBMを載せる14倍版へ進む計画だ。

Intelは2026年に8倍超、約6,800mm²へ広げ、2028年には12倍超、約10,000mm²を計画する。後者は16個以上のHBM4またはHBM5と、30本以上のEMIB-Tブリッジを想定する。最大面積だけなら、2028年のTSMC計画が大きい。Intelが狙うのは、局所ブリッジで材料を減らし、TSMC製を含む異種ダイを組み合わせる別の生産経路である。

量産を証明する三つの数字

2027年に確認すべき数字は、顧客製品の組み立て歩留まり、月間出荷量、契約価格である。Intelは歩留まりと信頼性が目標に達したと述べたが、その目標値を示していない。増える受注残が試作枠なのか、長期の量産契約なのかも分からない。

供給網も同じ試験を受ける。Intelは2026年第2四半期、先端ウエハーに加えてメモリと基板の不足が続くと説明し、両方の確保を急いでいる。EMIB-TがCoWoSの待ち時間を避けても、HBMや高性能基板が足りなければ完成品は増えない。

Intelが2027年に顧客名を伴う量産品を出し、歩留まりを落とさず契約価格を下げられれば、EMIB-TはCoWoS不足を埋める実用的な第2の生産経路になる。そこへ届くまでは、材料利用率の優位と量産競争力を分けて評価する必要がある。