新型GPUが発表されるたびに話題になるのは、TFLOPS（1秒あたり1兆回の浮動小数点演算）の桁が一段上がったという数字だ。だが実際にAIモデルを動かすとき、その演算性能をどれだけ引き出せるかは、GPUの外側に積まれたメモリがどれだけのデータを供給できるかに左右される。2026年8月23日、スタンフォード大学で開幕したHot Chips 2026で、Micronのフェローはこの前提そのものを揺さぶるデータを示した。演算性能の伸びにメモリが追いつかない構図は、皮肉にも同社が2ヶ月前の四半期決算で発表した記録的な数字そのものに刻まれている。
スタンフォードで示された「3倍対2倍未満」という数字
Hot Chips 2026はスタンフォード大学メモリアル講堂で8月23日から25日にかけて開催された。初日のDay 0チュートリアルセッションに登壇したのは、MicronでHBM設計アーキテクチャを担当するフェロー、Raghu Sreeramaneniだ。同氏は「AIアクセラレータのTFLOPS性能は2年ごとにおよそ3倍のペースで伸びるが、HBMのような2.5D接続メモリ（GPUの隣にシリコン基板を介して積層メモリを並べる実装方式）の帯域幅は2年で2倍未満のペースでしか伸びない」と述べた。
この発言は現地取材したServeTheHomeが報じた物だ。演算性能とメモリ帯域幅の伸び率の差は、AIアクセラレータの世代が進むごとに広がり続けることを意味する。1つのGPUがどれだけ高速に計算できても、その計算に必要なデータをHBMが供給し切れなければ、演算ユニットは待機状態に陥る。
Hot Chipsはアカデミアと半導体業界の双方が新しいプロセッサやメモリアーキテクチャを発表する場として知られ、NVIDIAやAMD、Intelといった主要チップベンダーも毎年講演する。そこでDRAM・NAND・HBMを手がける主要メモリベンダーの一角であるMicronが、演算性能とメモリ帯域幅の伸び率の差を具体的な倍率で示したのは、供給側企業が自らの数字で危機感を表明した点で異例だ。
なぜHBMは演算性能に追いつけないのか
Sreeramaneniはこの制約の物理的な理由も説明した。HBMを含むメモリ用シリコンはパッケージ全体のシリコン面積の約90%を占め、12層積層（12-hi）のスタックを使う場合はGPUダイ自体の面積の8倍に達しうる、と紹介された。Metaが運用するLlama 3では、意図しない中断のうち17%がHBM関連の要因によるものだったという例も挙げられた。これらの数値は単一発表を報じた記事からの引用であり、Micronが公開資料で直接裏付けたものではないため、「〜と説明された」という前提で受け止める必要がある。
HBMがなぜAIアクセラレータに不可欠なのかも、この発表では数字で示された。HBM3のシステム全体の帯域幅は5.3TB/sに達する一方、一般的なサーバーで使われるDDR5メモリは約300GB/sにとどまると紹介された。10倍以上の差があるからこそ、GPUメーカーはコストの高いHBMをあえて採用している。
独自に数字を並べて検証すると、演算性能とメモリ帯域幅の間に隔たりがあること自体は確認できるが、Micronが具体的にどのGPU世代とHBM世代を比較して「3倍対2倍未満」と算出したかは公開情報からはたどれない。NVIDIAのGPU1基あたりのHBM合計帯域幅は、H100（2022年）の3.35TB/sからBlackwell世代のB200（2024年）で8TB/s、Vera Rubin（2026年後半投入予定）で22TB/sへと伸びる見通しで、これは2年ごとにおよそ2.4〜2.8倍のペースに当たる。一方でNVIDIAのFP4演算性能は、スパース性適用時の比較でB200の18PFLOPSからVera Rubinの50PFLOPS（1秒あたり5京回の演算）へと約2.8倍に伸びる（参考までにH100のFP16性能は、構造化スパース性を適用した条件で1,979TFLOPS、非適用の密行列条件では989TFLOPSとされる）。
GPU1基あたりの帯域幅が演算性能とほぼ同じペースで伸びているように見えるのは、HBMのスタック数そのものを増やして帳尻を合わせているからだ。スタック1本あたりの帯域幅で見ればHBM3Eの1.2TB/s超からHBM4（Micron量産品）の2.8TB/s超へと1世代で2.3倍の伸びにとどまり、GPUメーカーがスタック数を増やす戦略を取らざるを得ない理由もここにある。だがスタック数を増やせばHBMが専有するシリコン面積も比例して膨らみ、それが「メモリ用シリコンがパッケージ全体の90%を占める」というSreeramaneniの説明につながる。面積・電力・放熱の制約がある以上、スタック数による帳尻合わせにも限界があり、これがMicronの言う「メモリウォール」の実質的な中身だ。
この物理的な壁を広げないための対策として、HBMは4層積層から16層積層まで拡張され、20層積層への道筋も存在するとMicronは説明した。あわせてHBM4ではインターフェース幅がHBM3Eの1024ビットから2048ビットへと倍増し、Micronが量産するHBM4はピン速度11Gbps超、スタックあたり帯域幅2.8TB/s超（36GB、12層積層）に達する。同社によればHBM3E比で帯域幅2.3倍の伸びに当たり、16層積層で48GBの製品もサンプル出荷段階にある。
なお16Gbps級のピン速度は次世代のHBM4Eで見込まれている数値であり、現行のHBM4量産品とは世代が異なる。層を重ねるほど配線と放熱の制約は厳しくなるため、帯域幅を伸ばすコストは演算性能を伸ばすコストよりも重くなりやすい。これが「メモリウォール」という言葉の中身であり、1995年にWulf & McKeeが論文「Hitting the Memory Wall: Implications of the Obvious」でCPUとDRAMの速度乖離として提起した構図が、形を変えてAIアクセラレータとHBMの関係で再燃している。
CPUとDRAMの速度乖離は1990年代にも一度顕在化した問題だ。当時はキャッシュ階層の多層化やDDR規格の高速化、HBMの前身にあたるWide I/Oのような広帯域メモリ技術の登場によって部分的に緩和されたが、完全に解消されたわけではない。AI時代のメモリウォールは、配線密度や電力、発熱という同じ物理的制約が、GPUとHBMという新しい組み合わせで形を変えて再燃した現象と位置づけられる。
売上高3.5倍増の決算がむしろ警告を裏付ける
Micronは2026会計年度第3四半期（5月28日締め）の決算で、売上高414.6億ドル（約6兆5863億円、1ドル158.86円換算）を発表した。前年同期比345.8%増、前四半期比でも74%増という伸び幅だ。DRAM売上高は313億ドル（約4兆9723億円）で全体の76%を占め、Micronは四半期として過去最高の水準だったと発表している。第4四半期（8月締め）については売上高500億ドル前後（±10億ドル、約7兆9430億円）、非GAAP EPSは31.00ドル前後、粗利益率は約86%というガイダンスを示している。
MicronのSumit Sadana EVP兼チーフビジネスオフィサーは、6月1日開催のCOMPUTEX 2026（Hot Chipsとは別のイベント）で「AIのコンテキスト長は年30倍のペースで増加している一方、サーバー当たりのメモリ搭載量はこの3年で2倍にしかなっていない」と述べた。同氏は8月10日開催のKeyBanc Capital Markets Technology Leadership Forumでも「データセンター向け需要の半分程度しか供給できていない」「2027年は2026年よりさらに逼迫する」と語っている。需要が供給能力を上回り続ける状況では、供給側は価格決定力を握る。
記録的な売上高の伸びは市場拡大の反映であると同時に、足りないものを高く売れる立場にMicronがいることの表れでもある。粗利益率は約86%というガイダンス水準にあり、需給逼迫が利益率の高さにも表れている数字だ。決算発表とHot Chipsでの警告は、一見矛盾しているようで実は同じ需給逼迫という現象の裏表にすぎない。
ただしMicronの発表は、この構図の一部にしか触れていない。演算性能とメモリ帯域幅の伸び率の差がどれだけ価格に転嫁されているのか、「3倍対2倍未満」という数字が具体的にどのGPU世代とどのHBM世代を比較して算出されたのかは、報じられた範囲では示されていない。需給逼迫を訴える発表が同時に記録的な増収増益の発表と重なるとき、その逼迫の度合いを外部が検証する材料は限られている。売上高の伸びが出荷数量の増加によるものか価格上昇によるものかが分からなければ、AIインフラを調達する側は、コスト構造がどれだけ悪化しているのかを正確につかめないままになる。
HBM4、HBM4Eという処方箋、各社が選んだ違う道
業界がこの帯域幅不足に対処する手段として、Micronの発表では複数のパッケージング技術が挙げられた。代表格はCoWoS（Chip on Wafer on Substrate、TSMCが開発した先進パッケージング技術）の拡張版であるCoWoS-LやCoWoS-Rのような大型基板で、GPUダイとHBMスタックをより高密度に配線できる。あわせてガラス基板や液冷、ダイ同士を直接接合するハイブリッド接合といった技術も挙げられた。いずれもチップとメモリの間の配線密度を上げたり、発熱を逃がしたりする技術で、演算性能の伸びをそのままメモリ帯域幅の伸びに変換するための土台になる。パッケージング側の改善なしにHBMの層数だけを増やしても、配線と放熱の限界にすぐぶつかるため、これらの技術は帯域幅を伸ばす前提条件という位置づけになる。
HBM4の次を見据えた開発では、3社が異なる道を選んでいる。SK hynixはNVIDIA向けにロジックベースダイでTSMCの3nmプロセスを検討していると報じられ、Samsungは自社の4nmプロセスを使う方針とされる。Micronは標準品・カスタム品のいずれもロジックベースダイの製造をTSMCへ委託する方針をすでに固めており、2027年の量産開始を見込む。ロジックベースダイの回路設計を顧客の要件に合わせて作り込む「カスタムHBM」が主戦場になりつつあることを示している。
Samsungは2026年5月、HBM4Eのサンプル出荷を業界で最初に始めたと発表し、通常動作時のピン速度14Gbps・最大16Gbpsまで拡張可能、帯域幅は最大3.6TB/sという公称仕様を示した。HBM市場のシェアはソースによって数値の食い違いが大きく、正確な比率は断定できないが、SK hynixが引き続き最大手という方向感は複数の報道で一致している。HBM4の需要を最も強く牽引するのはNVIDIAだ。2026年後半投入予定のVera Rubinは、HBM4を288GB搭載しGPU1基あたりの合計帯域幅22TB/sに達すると謳われており（前世代Blackwell比で2.8倍、H100比で6.6倍）、この容量と帯域幅を安定調達できるかどうかが、SK hynix、Samsung、Micronの3社にとって次の受注競争の分かれ目になる。
帯域不足で得をする企業、割を食う企業
供給が需要にまったく追いつかない状況で価格決定力を握るのは、SK hynix、Samsung、Micronという3大HBMベンダーだ。逼迫が続くほど、メモリを持つ側の交渉力は強まる。NANDメモリを手がけるKioxiaも、同じAI需要の拡大局面で同様の追い風を受けているとみられる。
供給不足がもたらす恩恵は、HBMの製造工程を支える装置企業にも及ぶ。東京エレクトロンは、HBMのTSV（貫通シリコンビア、チップを垂直に貫通させる配線技術）形成に使う一時ボンダーやデボンダーの主要な供給元だ。TSVは積層した複数のダイを電気的につなぐ縦方向の配線で、HBMの層数が増えるほどこの工程の重要度も増す。DISCOはHBM製造工程のダイシングや、積層前にウェハーを薄く精密に削る研削（グラインディング）で、ほぼ独占的な地位を持つとされる。AIチップの生産量が増えるほど、これらの日本企業への発注も連動して増える構造になっている。
一方で割を食うのは、HBMを買う側だ。クラウド事業者やNVIDIA自身も、AIアクセラレータのコストのうちメモリが占める比率が上がれば、調達コストの上昇分だけ利益率を圧迫される。帯域幅というボトルネックによって、高額なGPUの演算資源を持て余すAI推論事業者も同じ側にいる。せっかく高いTFLOPSを持つ最新GPUを導入しても、データを供給するメモリが追いつかなければ、そのGPUは本来の性能を発揮できないまま稼働し続けることになる。
次の2年、メモリウォールはどこまで深まるか
HBM4は2026年中に量産の主軸へ移行し、SamsungのHBM4Eサンプルはすでに公称最大3.6TB/sの仕様に達している。MicronのHBM4Eロジックダイ量産は2027年に始まる予定だ。演算性能の伸びにHBMの帯域幅が追いつかない限り、需要は供給を上回り続け、価格決定力は供給側に残ったままになる。
Sadanaが語った「2027年は2026年よりさらに逼迫する」という見通しが正しければ、次の焦点はNVIDIAのVera Rubin世代がHBM4を大量に採用し始めたときに、パッケージング技術の改善がどこまで帯域幅の伸びを底上げできるかにある。ガラス基板やハイブリッド接合といった対策が実際にHBM4Eや次世代規格の帯域幅を押し上げられるかどうかは、2026年内に量産移行が進む中で見えてくるはずだ。Micronの次の決算発表と、2027年に予定されるTSMC製造のHBM4Eロジックダイが実際に量産へ移行するタイミングは、価格決定力がどこまで続くかを判断する最初の材料になる。
演算性能とメモリ帯域幅の差を縮める鍵は、GPUメーカー側の設計よりもむしろ、HBMを製造する側の歩留まりとパッケージング技術が握っている。20層積層という次の壁に各社がどう挑むかが、2027年に「さらに逼迫する」というSadanaの警告が現実になるか、それとも緩和に転じるかを左右する。